JP3721502B2 - シリアルバスデータ転送制御装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えばIEEE1394シリアルバス等に用いて有効なシリアルバスデータ転送制御装置に関する。
【0002】
【従来の技術】
例えばIEEE1394シリアルバス(以後1394バスと記す)等において1394バスからデータを受信する場合は、以下の2通りである。即ち、リードリクエスト送信によるディスティネーションノードからの読み込みと、ライトリクエスト受信によるソースノードからのデータ書き込みとである。何れの場合にも実データの前後に制御情報として、それぞれ数バイトのヘッダとフッタが付加されてパケットが構成される。このパケットがシリアルデータとして順次送られてくる。
ここでIEEE1394とはコンピュータと周辺機器(ノード)とのデータの送受信に関する米国電気・電子技術者協会の標準規格をいう。
【0003】
【発明が解決しようとする課題】
IEEE1394バス上の1パケットで転送可能なデータバイト数には制限があり、制限バイト数以上の実データブロックを転送する場合には、ブロックを分割して複数パケットに構成する必要がある。この場合に前後にヘッダとフッタが付加されるため実データの連続性を維持できなくなるという解決すべき問題が残されていた。
【0004】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成1〉
本発明は、各所定長のヘッダ、実データ及びフッタから成るパケットを受信する毎に該パケットを一時格納部に供給するシリアルバスデータ転送制御装置において、インクリメント信号を受ける毎にアドレスを更新して前記一時格納部にアドレスデータを出力すると共に、ディクリメント信号を受ける毎にアドレスを逆方向に更新するアドレス生成部と、前記パケットを受信すると、該パケットのヘッダが前記一時格納部へ供給される間前記インクリメント信号の出力を停止し、前記実データの前記一時格納部への供給に同期して前記インクリメント信号を前記アドレス生成部に出力するインクリメント信号生成部と、前記パケットの受信が終了してディクリメント指示を受けると、前記フッタの前記一時格納部に対する格納領域に対応させたディクリメント信号を前記アドレス生成部に出力するディクリメント信号生成部と、を含むことを特徴とするシリアルバスデータ転送制御装置。
【0005】
〈構成2〉
他の発明は、各所定長のヘッダ、実データ及びフッタから成るパケットを受信する毎に該パケットを一時格納部に供給するシリアルバスデータ転送制御装置において、前記ヘッダ及びフッタから成る制御データのインクリメント信号を受ける毎にアドレスを更新して前記一時格納部に対し設定した制御データ領域を示すアドレスデータを出力する制御データアドレス生成部と、実データのインクリメント信号を受ける毎にアドレスを更新して前記一時格納部に対し設定した実データ領域を示すアドレスデータを出力する実データアドレス生成部と、前記ヘッダの格納領域に対応するカウント値が設定されるヘッダ用カウンタ及び前記実データの格納領域に対応するカウント値が設定されるデータ用カウンタを有し、前記パケットを受信すると、書込みタイミングに同期させて前記ヘッダ用カウンタのカウント値分のインクリメント信号を前記制御データアドレス生成部に出力し、その後前記データ用カウンタのカウント値分のインクリメント信号を前記実データアドレス生成部に出力すると、再度、前記フッタ対応のインクリメント信号を前記制御データアドレス生成部に出力するインクリメント指示部と、を含むことを特徴とするシリアルバスデータ転送制御装置。
【0006】
〈構成3〉
構成2に記載のシリアルバスデータ転送制御装置において、前記一時格納部は、転送すべき複数のノードに対応させて前記制御データ領域が各ノード毎の制御データ領域部分に区分され、かつ前記実データ領域が各ノード毎の実データ領域部分に区分され、前記制御データアドレス生成部及び実データアドレス生成部は、前記各ノード毎に設けられることを特徴とするシリアルバスデータ転送制御装置。
【0009】
【発明の実施の形態】
以下、本発明の実施の形態を具体例を用いて説明する。
〈具体例1の構成〉
図1は、具体例1の構成のブロック図である。
図1を用いて具体例1の構成について説明する前に、本発明によるシリアルバスデータ転送制御装置の全体構成について説明する。
【0010】
図2は、シリアルバスデータ転送制御装置のブロック図である。
(a)は構成のブロック図であり、(b)はデータ一時格納部13に格納されているデータの状態を表している図である。
図2より本発明によるシリアルバスデータ転送制御装置10は、コンピュータと周辺機器(ノード)間に配置されデータの転送を制御する装置であって、物理層コントロール部11と、リンク層コントロール部12と、データ一時格納部(バッファ)13とを備える。
【0011】
物理層コントロール部11は、シリアルデータを隣接する周辺機器(ノード)との間で忠実に伝送するため、信号電圧やモデム、ネットワークインタフェースカード等の電気的特性、及びコネクタ形式やピン数等の物理的特性を規定する部分である。
リンク層コントロール部12は、周辺装置(ノード)との間のデータ伝送の制御手順を規定する部分である。即ち、例えば1394バスから連続して送られてくる所定長の実データに所定長のヘッダと所定長のフッタを付加したパケットを受け入れて、このパケットのヘッダから順番にフッタまで所定単位長のデータに分解して、順番に従ってアドレス指定を行うリンク層コントロール部分である。本発明は、このアドレス指定に関する。
【0012】
データ一時格納部(バッファ)13は、アドレス指定された上記所定単位長のデータを受け入れて一時保持し、ローカルバスへパラレルデータとして送出する部分である。データが一時保持されている状態について説明する。
図2の(b)に示す通り、図の上から順番にヘッダ、実データ、フッタのデータが格納されている。ここでは一例としてヘッダの所定長を20バイト、実データの所定長を1000バイト、フッタの所定長を4バイトと定める。更に、一つの番地に格納されるデータの所定単位長を一例として1バイトと定める。
【0013】
図に示すように実データの前後にヘッダ20バイトとフッタ4バイトが格納されている。即ち、前後にヘッダとフッタが付加されているため実データの連続性が維持されていない。
本発明の目的は、実データの連続性を維持することにある。
この目的を達成するために本発明によるシリアルバスデータ転送制御装置は、リンク層コントロール部12(図2)に以下に説明するバッファアドレスコントロール手段を備える。
【0014】
再度図1に戻って、本発明によるシリアルバスデータ転送制御装置が備える具体例1のバッファアドレスコントロール手段について説明する。
図1より、具体例1のバッファアドレスコントロール手段1は、インクリメント信号生成部2と、ディクリメント信号生成部3と、アドレス生成部4と、イネーブルレジスタ5とを備える。
【0015】
インクリメント信号生成部2は、上記所定単位長(一例として1バイト)のデータが前記ヘッダ部分であるときはインクリメント信号の生成を停止し、上記所定単位長のデータが上記ヘッダ部分を終了後から、上記フッタ部分終了までの間インクリメント信号を生成する部分である。ヘッダ用繰返しカウンタ6と、アンドゲート7とによって構成される。
【0016】
ディクリメント信号生成部3は、上記インクリメント信号生成部2がフッタ部分終了までインクリメント信号の生成をした後に前記フッタ部分に相当する前記所定単位長の個数分ディクリメント信号を生成する部分である。インバータ8とフッタ用繰返しパルスジェネレータ9とによって構成される。
【0017】
アドレス生成部4は、上記インクリメント信号と上記ディクリメント信号とに基づいて上記データ一時格納部13(図2)内に所定単位長(1バイト)のデータが一時格納されるアドレスを指定する部分である。
イネーブルレジスタ5は、上記ディクリメント信号生成部3を制御してディクリメント信号を生成する部分である。
【0018】
〈具体例1の動作〉
動作説明の前提条件を以下のように定める。
前提条件1
上記実データ長を1000バイトと定めその前後に制御データとして、ヘッダ20バイト、フッタ4バイトが付加されているものとする(図2の(b)に相当する)。
前提条件2
データ一時格納部13(図2)内に一時格納されるデータの所定単位長を1バイトと定める。
【0019】
図1を参照しながら具体例1によるバッファアドレスコントロール手段1の動作について説明する。
ステップS1
リンク層コントロール部12(図2)が、物理層コントロール部11(図2)からパケットの受け入れを開始したとき、ヘッダ用繰返しカウンタ6にヘッダ20バイトを所定単位長1バイトで除した値20がセットされる。以後ヘッダ用繰返しカウンタ6はライト信号を受け入れる毎にカウントダウンされる。
【0020】
ステップS2
ヘッダ用繰返しカウンタ6は、ライト信号を上記20個受け入れるまではインクリメント指示信号(+)を出力しないのでアドレス生成部4は動作を停止している。従って、(b)図の領域(1)にヘッダ部分20バイトが上書きされる。
【0021】
ステップS3
21個目のライト信号によって、(b)図の領域(1)に実データの最初の1バイトが上書き保存されると同時に、ヘッダ用繰返しカウンタ6はインクリメント指示信号(+)をアンドゲート7へ出力する。従ってインクリメント信号がインクリメント信号生成部2からアドレス生成部4へ出力される。以後、アドレス生成部4は、ライト信号に同期して領域(2)の先頭から順にアドレスを指定する。
【0022】
ステップS4
22個目のライト信号から1021個目のライト信号によって実データからフッタ部分まで1パケット分の全データが領域(2)、領域(3)、領域(4)の一部まで順番に格納される。
【0023】
ステップS5
リンク層コントロール部12(図2)が1パケット分の全データを受け入れたとき、イネーブルレジスタ5はディクリメント指示信号をディクリメント信号生成部3へ送る。フッタ用繰返しパルスジェネレータ9はインバータ8を介してディクリメント指示信号を受け入れたとき予め定められている個数ディクリメント信号を出力する。即ち、フッタ部分のバイト長分出力する(ここでは前提条件1より4個)。
【0024】
ステップS6
アドレス生成部4は、ディクリメント信号4個を受け入れたときアドレス指定を4減ずる。従って、後に続くパケットの格納は、今回のパケットのフック部分の最初のバイトが格納された領域(4)を上書きして、再度領域(4)から格納開始される。
以後、後に続くパケットの格納は上記ステップS1〜ステップS6の繰り返しによって行われる。
以上の結果、(b)に示すようにヘッダ20バイトとフッタ4バイトでは、実データが上書き保存され実質的に実データの連続性が維持される。
【0025】
〈具体例1の効果〉
以上説明したように、具体例1によるシリアルバスデータ転送制御装置によれば、実質的にヘッダとフッタとを取り除いた実データのみが格納されることになるため実データの連続性が維持されるという効果を得る。
【0026】
〈具体例2の構成〉
具体例2では、データ一時格納部の領域を2分割し、一方の領域(制御データ領域)に制御データ(ヘッダとフッタ)を一時格納し、他方の領域(実データ領域)に実データを一時格納し、実質的に実データ領域の連続性を維持する。
【0027】
本発明によるシリアルバスデータ転送制御装置が備える具体例2のバッファアドレスコントロール手段について説明する。
図3は、具体例2の構成のブロック図である。
(a)は、構成のブロック図であり、(b)はデータ一時格納部13(図2)に格納されているデータの状態を表している図である。
図3(a)より、具体例2のバッファアドレスコントロール手段21は、イネーブルレジスタ5と、インクリメント指示部22と、制御データアドレス生成部23と、実データアドレス生成部24と、領域切替部25とを備える。
(b)より、データ一時格納部13(図2)は、制御データ領域(c)と実データ領域(d)とに分割されている。
【0028】
イネーブルレジスタ5は、リンク層コントロール部12(図2)の指示に基づいてカウンタセット信号を出力する部分である。
インクリメント指示部22は、上記ヘッダ部分開始からヘッダ部分終了まで制御データインクリメント指示信号を出力し、上記実データ部分開始から実データ部分終了まで実データインクリメント指示信号を出力し、上記フッタ部分開始からフッタ部分終了まで制御データインクリメント指示信号を出力する部分である。データ用カウンタ26と、ヘッダ用カウンタ27と、オアゲート28とインバータ29と、アンドゲート30とによって構成される。
【0029】
制御データアドレス生成部23は、上記インクリメント指示部22から制御データインクリメント指示信号を受け入れている間は、上記制御データ領域のアドレスをインクリメントするアドレスカウンタである。
実データアドレス生成部24は、上記インクリメント指示部22から実データインクリメント指示信号を受け入れている間は、前記実データ領域のアドレスをインクリメントするアドレスカウンタである。
【0030】
領域切替部25は、上記インクリメント指示部22から上記制御データインクリメント指示信号を受け入れている間は、上記制御データアドレス生成部23と上記制御データ領域とを接続し、上記インクリメント指示部22から上記制御データインクリメント指示信号の受け入れを停止している間は、上記実データアドレス生成部24と上記実データ領域とを接続する部分である。
【0031】
(b)より、制御データ領域(c)は、上記ヘッダ部分のデータと上記フッタ部分のデータとを一時格納する部分である。
実データ領域(d)は、上記実データを一時格納する部分である。
【0032】
〈具体例2の動作〉
動作説明の前提条件を以下のように定める。
前提条件1
上記実データ長を1000バイトと定め、その前後に制御データとして、ヘッダ20バイト、フッタ4バイトが付加されているものとする。
前提条件2
データ一時格納部13(図2)内に一時格納されるデータの所定単位長を1バイトと定める。
【0033】
図3を参照しながら、具体例2によるバッファアドレスコントロール手段21の動作について説明する。
ステップS1
リンク層コントロール部12(図2)が、物理層コントロール部11(図2)からパケットの受け入れを開始したとき、イネーブルレジスタ5からカウンタセット信号が出力され、ヘッダ用カウンタ27にヘッダ20バイトを所定単位長1バイトで除した値20がセットされる。以後ヘッダ用カウンタ27はライト信号を受け入れる毎にカウントダウンされる。
更に、データ用カウンタにヘッダ20バイトと実データ1000バイトを加算した1020バイトを所定単位長1バイトで除した値1020がセットされる。以後データ用カウンタ26はライト信号を受け入れる毎にカウントダウンされる。
【0034】
ステップS2
ヘッダ用カウンタ27は、ライト信号を上記20個受け入れるまでは(+)信号を出力し続ける。この間データ用カウンタ26は(−)信号をオアゲート28に、(+)信号をアンドゲート30に出力し続ける。ヘッダ用カウンタ27の(+)信号は、オアゲート28を通ってインクリメント指示信号となって制御データアドレス生成部23と領域切替部25へ送られる。制御データアドレス生成部23は、このインクリメント指示信号に従ってライト信号を受け入れる毎にインクリメントした制御データインクリメント信号を出力する。同時に制御データインクリメント信号を受け入れた領域切替部25は、上記制御データ領域と制御データアドレス生成部23とを接続する。その結果ヘッダ部分の20バイトは(b)の領域(1)に格納される。
【0035】
ステップS3
21個目のライト信号によってヘッダ用カウンタ27の出力は、(−)信号に変わる。このときデータ用カウンタ26の出力はまだ変化しないので、制御データインクリメント信号は停止し、実データインクリメント信号が実データアドレス生成部24へ送られる。同時に領域切替部25は、制御データインクリメント指示信号が停止したとき実データアドレス生成部と上記(b)実データ領域(d)とを接続して上記制御データ領域と制御データアドレス生成部23との接続を解く。その結果実データ部分の1000バイトは(b)の領域(7)に一時格納される。
【0036】
ステップS4
データ用カウンタ26は、1021個目のライト信号を受け入れたときオアゲート28へ(+)信号を、アンドゲート30へ(−)信号を出力する。
従って、制御データインクリメント指示信号が制御データアドレス生成部23と領域切替部25へ送られる。この状態は1021個目からパケットの伝送終了まで継続される。その結果、フッタ部分は(b)の領域(2)に一時格納される。
【0037】
ステップS5
パケットの伝送を終了し、リンク層コントロール部12(図2)が、物理層コントロール部11(図2)から後に続くパケットの受け入れを開始したとき、ヘッダ用カウンタ27にヘッダ20バイトを所定単位長1バイトで除した値20がセットされる。以後ヘッダ用カウンタ27はライト信号を受け入れる毎にカウントダウンされる。
同様に、データ用カウンタ26にヘッダ20バイトと実データ1000バイトを加算した1020バイトを所定単位長1バイトで除した値1020がセットされる。以後データ用カウンタ26はライト信号を受け入れる毎にカウントダウンされる。
以下同様の動作が繰り返される。その結果、(b)に示すように制御データ領域(c)にヘッダ部分とフッタ部分の制御データが、実データ領域(d)に実データ部分が分割されて格納され、実質的に実データの連続性が維持される。
【0038】
〈具体例2の効果〉
以上説明したように、具体例2によるシリアルバスデータ転送制御装置によれば制御データと実データが別々に格納されることになるため実データの連続性が維持されるという効果を得る。
更に、制御データも、消失されることなく制御データ領域に格納されているため、伝送トラブル発生時の解決に役立つという効果を得る。
【0039】
〈具体例3の構成〉
具体例3では、上記制御データ領域(c)(図3)は、第一の制御データ領域から第Nの制御データ領域まで複数個(N個)に分割され、同様に、上記実データ領域(d)は、第一の実データ領域から第Nの実データ領域まで複数個(N個)に分割される。更に第一のノードから第Nのノードまで複数のノードがシリアルバスデータ転送制御装置に接続されている。この場合に、第一のノードから第Nのノードまで複数のノードからパケットを受け入れたときに、第一のノードから受け入れたパケットのヘッダとフッタとを上記第一の制御データ領域に一時保持させ、上記実データを上記第一の実データ領域に一時保持させる。同様に、第Nのノードから受け入れたパケットまで、それぞれ対応する制御データ領域又は実データ領域に一時保持させる。かかる制御によって特定のノードから一群の実データが複数個のパケットに分割して送られてきても所定の実データ領域の中で実データの連続性を維持することが可能になる。この目的を達成するために以下のように構成される。
【0040】
本発明によるシリアルバスデータ転送制御装置が備える具体例3のバッファアドレスコントロール手段について説明する。
図4は、具体例3の構成のブロック図である。
(a)は、構成のブロック図であり、(b)はデータ一時格納部13(図2)に格納されているデータの状態を表している図である。
【0041】
図4(a)より、具体例3では、第一から第NまでN個のバッファアドレスコントロール手段(31−1〜31−N)とノードデータ切替部32とが配置される。
(b)より、データ一時格納部13(図2)は、制御データ領域(c)と実データ領域(d)とに分割され、更に制御データ領域(c)はID#1ヘッダ/フッタ格納エリアからID#Nヘッダ/フッタ格納エリアまでN個のエリアに、実データ領域(d)はID#1実データ格納エリアからID#N実データ格納エリアまでN個のエリアに分割されている。
【0042】
第一から第NまでN個のバッファアドレスコントロール手段(31−1〜31−N)は、それぞれが上記具体例2のバッファアドレスコントロール手段21(図3)と全く同様の部分であり、図示してない1〜NまでN個のノードに対応して配置される。その動作も具体例2と全く同様である。
【0043】
ノードデータ切替部32は、上記第一のバッファアドレスコントロール手段(31−1)から第Nのバッファアドレスコントロール手段(31−N)までと、それぞれに対応する上記第一の制御データ領域から第Nの制御データ領域又は第一の実データ領域から上記第Nの実データ領域までとを接続する部分である。
【0044】
〈具体例3の動作〉
ステップS1
リンク層コントロール部12(図2)は、発信元が第一のノード(図示していない)であるパケットを受け入れたとき、第一のイネーブルレジスタ5−1を指示してカウンタセット信号を出力する。同時にノードデータ切替部32を指示して第一のバッファアドレスコントロール手段33−1と上記第一の制御データ領域または上記第Nの実データ領域とを接続する。
【0045】
ステップS2
以下上記具体例2と同様にして、第一のノードから受け入れられたパケットのヘッダ部分とフッタ部分が制御データ領域(c)のID#1制御データ格納エリアに一時保持され、第一のノードから受け入れたパケットの実データ部分が実データ領域(d)のID#1制御データ格納エリアID#1領域に一時保持される。
【0046】
ステップS3
以下同様にして、第Nのノードから受け入れられたパケットのヘッダ部分とフッタ部分が制御データ領域(c)のID#N制御データ格納エリアに一時保持され、第Nのノードから受け入れられたパケットの実データ部分が実データ領域(d)のID#N制御データ格納エリアID#1領域に一時保持される。
その結果、複数のノードから受け入れられたパケットの制御データと実データとが、それぞれ分離されて所定の格納エリアに一時格納される。
【0047】
〈具体例3の効果〉
以上説明したように、具体例3によるシリアルバスデータ転送制御装置によれば、複数のノードからパケットを受け入れても制御データと実データに、それぞれ分離して所定の格納エリアに一時格納することができる。
従って、特定のノードから実データが複数に分割して送られてきても所定の格納エリアの中で実データの連続性が維持されるという効果を得る。
更に、具体例2と同様に、制御データも、消失されることなく制御データ領域に格納されているため、伝送トラブル発生時の解決に役立つという効果を得る。
【0048】
〈具体例4〉
具体例4は、上記具体例3の拡張例である。
具体例3では上記のように制御データ領域(c)(図3)は、予め第一の制御データ領域から第Nの制御データ領域まで複数個(N個)に等分に分割され、同様に、上記実データ領域(d)も、予め第一の実データ領域から第Nの実データ領域まで複数個(N個)に等分に分割されていた。従って、時には送られてくるデータ長と予め定められている領域の容量が一致せず、メモリを無駄に消費する場合も発生した。
具体例4では、この問題を解決するため、その時々のデータ長によって領域を任意に設定できるよう、以下のように構成される。
【0049】
図5は、具体例4の構成のブロック図である。
具体例3との差異のみについて説明する。
図5より、第一から第NまでN個のバッファアドレスコントロール手段(41−1〜41−N)は、それぞれ1〜Nに対応して第一から第Nまでの制御データアドレス生成部(42−1〜42−N)と、第一から第Nまでの実データアドレス生成部(43−1〜43−N)とを備える。
更に、第一から第Nまでの制御データアドレス生成部(42−1〜42−N)のそれぞれには、制御データ開始終了アドレスレジスタ44が、配置されている。
同様に、第一から第Nまでの実データアドレス生成部(43−1〜43−N)のそれぞれには、実データ開始終了アドレスレジスタ45が、配置されている。
【0050】
制御データ開始終了アドレスレジスタ44は、自己に対応する制御データ格納エリアの開始アドレスと終了アドレスとを指定する部分である。
第一の制御データアドレス生成部42−1に配置されている開始終了アドレスレジスタ44は、第一のノード(図示していない)から送られてくるパケットのヘッダ部分とフッタ部分を格納するための制御データ領域(図4のID#1ヘッダ/フッタ格納エリアに相当する)を設定するアドレスレジスタである。ここで、第一のノードの制御データのアドレス開始位置がP1でアドレス終了位置がP2である。この設定は動作開始時にファームウェアによって設定される。
【0051】
以下同様に、第Nの制御データアドレス生成部42−Nに配置されている開始終了アドレスレジスタ44まで、それぞれに対応するノード(図示していない)から送られてくるパケットのヘッダ部分とフッタ部分を格納するための制御データ領域(図4のID#Nヘッダ/フッタ格納エリアまでに相当する)を設定するアドレスレジスタである。
【0052】
実データ開始終了アドレスレジスタ45は、自己に対応する実データ格納エリアの開始アドレスと終了アドレスとを指定する部分である。
第一の実データアドレス生成部43−1に配置されている開始終了アドレスレジスタ45は、第一のノード(図示していない)から送られてくるパケットの実データ部分を格納するための実データ領域(図4のID#1データ格納エリアに相当する)を設定するアドレスレジスタである。ここで、第一のノードの実データのアドレス開始位置がQ1でアドレス終了位置がQ2である。この設定は動作開始時にファームウェアによって設定される。
【0053】
以下同様に、第Nの実データアドレス生成部43−1に配置されている開始終了アドレスレジスタ44まで、それぞれに対応するノード(図示していない)から送られてくるパケットの実データ部分を格納するための実データ領域(図4のID#Nデータ格納エリアまでに相当する)を設定するアドレスレジスタである。
【0054】
上記リンク層コントロール部12(図2)は、動作開始時に上記制御データ開始終了アドレスレジスタ44と上記実データ開始終了アドレスレジスタ45を制御して上記第一の制御データ格納エリア(ID#1ヘッダ/フッタ格納エリアに相当する)から第Nの制御データ格納エリア(ID#Nヘッダ/フッタ格納エリアに相当する)までと上記第一の実データ格納エリア(ID#1データ格納エリアに相当する)から第Nの実データ格納エリア(ID#Nデータ格納エリアに相当する)までとを設定する。
【0055】
以下上記具体例3と同様の動作によって、第一のノードから第Nのノードまで複数のノードからパケットを受け入れたときに、第一のノードから受け入れたパケットのヘッダ部分とフッタ部分とを上記第一の制御データ格納エリア(ID#1ヘッダ/フッタ格納エリアに相当する)一時保持させ、上記実データ部分を上記第一の実データ格納エリア(ID#1データ格納エリアに相当する)から第Nの実データ格納エリア(ID#Nデータ格納エリアに相当する)まで、それぞれ対応する制御データ格納エリア又は実データ格納エリアに一時保持させる。
【0056】
〈具体例4の効果〉
制御データ格納エリアの容量と実データ格納エリアの容量とを任意に設定できるため、各ノード毎、更には、制御データ毎、実データ毎に格納エリアの容量を最適に割り当てることが可能になりメモリ容量を有効に活用できるという効果を得る。
【図面の簡単な説明】
【図1】具体例1の構成のブロック図である。
【図2】シリアルバスデータ転送制御装置のブロック図である。
【図3】具体例2の構成のブロック図である。
【図4】具体例3の構成のブロック図である。
【図5】具体例4の構成のブロック図である。
【符号の説明】
1 バッファアドレスコントロール手段
2 インクリメント信号生成部
3 ディクリメント信号生成部
4 アドレス生成部
5 イネーブルレジスタ
6 ヘッダ用繰返しカウンタ
7 アンドゲート
8 インバータ
9 フッタ用繰返しパルスジェネレータ
Claims (3)
- 各所定長のヘッダ、実データ及びフッタから成るパケットを受信する毎に該パケットを一時格納部に供給するシリアルバスデータ転送制御装置において、
インクリメント信号を受ける毎にアドレスを更新して前記一時格納部にアドレスデータを出力すると共に、ディクリメント信号を受ける毎にアドレスを逆方向に更新するアドレス生成部と、
前記パケットを受信すると、該パケットのヘッダが前記一時格納部へ供給される間前記インクリメント信号の出力を停止し、前記実データの前記一時格納部への供給に同期して前記インクリメント信号を前記アドレス生成部に出力するインクリメント信号生成部と、
前記パケットの受信が終了してディクリメント指示を受けると、前記フッタの前記一時格納部に対する格納領域に対応させたディクリメント信号を前記アドレス生成部に出力するディクリメント信号生成部と、
を含むことを特徴とするシリアルバスデータ転送制御装置。 - 各所定長のヘッダ、実データ及びフッタから成るパケットを受信する毎に該パケットを一時格納部に供給するシリアルバスデータ転送制御装置において、
前記ヘッダ及びフッタから成る制御データのインクリメント信号を受ける毎にアドレスを更新して前記一時格納部に対し設定した制御データ領域を示すアドレスデータを出力する制御データアドレス生成部と、
実データのインクリメント信号を受ける毎にアドレスを更新して前記一時格納部に対し設定した実データ領域を示すアドレスデータを出力する実データアドレス生成部と、
前記ヘッダの格納領域に対応するカウント値が設定されるヘッダ用カウンタ及び前記実データの格納領域に対応するカウント値が設定されるデータ用カウンタを有し、前記パケットを受信すると、書込みタイミングに同期させて前記ヘッダ用カウンタのカウント値分のインクリメント信号を前記制御データアドレス生成部に出力し、その後前記データ用カウンタのカウント値分のインクリメント信号を前記実データアドレス生成部に出力すると、再度、前記フッタ対応のインクリメント信号を前記制御データアドレス生成部に出力するインクリメント指示部と、
を含むことを特徴とするシリアルバスデータ転送制御装置。 - 請求項2に記載のシリアルバスデータ転送制御装置において、
前記一時格納部は、転送すべき複数のノードに対応させて前記制御データ領域が各ノード毎の制御データ領域部分に区分され、かつ前記実データ領域が各ノード毎の実データ領域部分に区分され、
前記制御データアドレス生成部及び実データアドレス生成部は、前記各ノード毎に設けられることを特徴とするシリアルバスデータ転送制御装置。
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