JPS6387839A - データビツト流から導出されるバイトクロツクを端末装置のバイト構成の処理クロツクと同期するための装置 - Google Patents
データビツト流から導出されるバイトクロツクを端末装置のバイト構成の処理クロツクと同期するための装置Info
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- JPS6387839A JPS6387839A JP62239109A JP23910987A JPS6387839A JP S6387839 A JPS6387839 A JP S6387839A JP 62239109 A JP62239109 A JP 62239109A JP 23910987 A JP23910987 A JP 23910987A JP S6387839 A JPS6387839 A JP S6387839A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L2007/045—Fill bit or bits, idle words
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、非常に高いデータ伝送速度を有するリング状
通信網のパケット伝送方式の直列デ ・−タビット流か
らバイトクロックを導出し、導出されたバイトクロック
を、上記リング状通信網に接続されている端末装置の内
部処理クロックと同期するための装置であって、データ
流においてそれぞれデータパケット開始情報を有するデ
ータパケット間に、総てのビット位ｔ（桁）に同じ２進
情報を有する少なくとも１つの填隙情報を挿入し、上記
データビット流から導出されたデータビットクロックに
よりクロック制御される直−並列変換装置において直列
データ流を内部処理速度に適したバイトシーケンスに変
換する装置に関する。
通信網のパケット伝送方式の直列デ ・−タビット流か
らバイトクロックを導出し、導出されたバイトクロック
を、上記リング状通信網に接続されている端末装置の内
部処理クロックと同期するための装置であって、データ
流においてそれぞれデータパケット開始情報を有するデ
ータパケット間に、総てのビット位ｔ（桁）に同じ２進
情報を有する少なくとも１つの填隙情報を挿入し、上記
データビット流から導出されたデータビットクロックに
よりクロック制御される直−並列変換装置において直列
データ流を内部処理速度に適したバイトシーケンスに変
換する装置に関する。
従来技術
パケット伝送方式のデータ伝送並びにデータ多重化技術
分野において知られている検出／同期方法は、パケット
の開始およびパケット−バイトクロックの検出並びに該
バイトクロックと端末装置内で使用されている内部バイ
ト処理クロックとの同期を取るのに用いられている。こ
の場合、パケット伝送方式の直列データは、多くの場合
シフトレジスタによ＃）構成されている直−並列変換装
置に読込まれ、シフトレジスタの並列出力端に現れるデ
ータは、パケット開始ビット組合せの存在に関してチェ
ックされている。このビット組合せが現れる時点まで、
データはシフトレジスタから端末装置内部レジスタに読
込まれ、端末装置内部バイト／処理クロックはパケット
開始情報から導出されたパケット−バイトクロックに適
応化される。このような両バイトクロックの即時同期に
起因し、端末装置内部バイトクロックパルスの圧縮並び
に伸長が生ずる。この場合、端末装置内゛部バイトクロ
ックパルスの圧縮は、端末装置におけるバイトクロック
もしくは処理速度の短時間の上昇を意味し、その結果、
特に、リング状通信網におけるデータ伝送速度が非常に
高い場合には、後続の回路系（やはシ非常に高速の回路
系）の許容限界処理速度が越えられてしまい、後続の処
理に用いられてバイトクロックでクロック制御される、
端末装置のシステム要素に顕著な妨害を惹起する。
分野において知られている検出／同期方法は、パケット
の開始およびパケット−バイトクロックの検出並びに該
バイトクロックと端末装置内で使用されている内部バイ
ト処理クロックとの同期を取るのに用いられている。こ
の場合、パケット伝送方式の直列データは、多くの場合
シフトレジスタによ＃）構成されている直−並列変換装
置に読込まれ、シフトレジスタの並列出力端に現れるデ
ータは、パケット開始ビット組合せの存在に関してチェ
ックされている。このビット組合せが現れる時点まで、
データはシフトレジスタから端末装置内部レジスタに読
込まれ、端末装置内部バイト／処理クロックはパケット
開始情報から導出されたパケット−バイトクロックに適
応化される。このような両バイトクロックの即時同期に
起因し、端末装置内部バイトクロックパルスの圧縮並び
に伸長が生ずる。この場合、端末装置内゛部バイトクロ
ックパルスの圧縮は、端末装置におけるバイトクロック
もしくは処理速度の短時間の上昇を意味し、その結果、
特に、リング状通信網におけるデータ伝送速度が非常に
高い場合には、後続の回路系（やはシ非常に高速の回路
系）の許容限界処理速度が越えられてしまい、後続の処
理に用いられてバイトクロックでクロック制御される、
端末装置のシステム要素に顕著な妨害を惹起する。
発明の目的
本発明の目的は、パケット伝送方式の直列データ流から
バイトクロックを導出し、み比されたバイトクロックを
リング状通信網に接続されている装置の内部処理クロッ
クと同期するための装置であって、端末装置内部のバイ
トクロック及び処理クロックパルスに圧縮が生ぜず、バ
イトクロック同期中の短時間の妨害を回避することがで
きる装置を提供することにある。
バイトクロックを導出し、み比されたバイトクロックを
リング状通信網に接続されている装置の内部処理クロッ
クと同期するための装置であって、端末装置内部のバイ
トクロック及び処理クロックパルスに圧縮が生ぜず、バ
イトクロック同期中の短時間の妨害を回避することがで
きる装置を提供することにある。
発明の構成
上の課題は、冒頭に述べた直−並列変換装置から出発し
て、特許請求の範囲第１項の開わゆる特徴部分に記載の
構成により解決される。
て、特許請求の範囲第１項の開わゆる特徴部分に記載の
構成により解決される。
本発明で達成される利点は、特に、バイトクロック発生
装置に組込まれる計数器を、填隙情報とは異なる情報の
検出後、遅延装置の出力端におけるバイト／処理クロッ
クの２進情報がリセット後の計数器出力を有する２進情
報に対応する時に停止し、それにより、端末装置内部バ
イトクロックパルスの圧縮を排除して妨害を阻止すると
言う点に見られる。
装置に組込まれる計数器を、填隙情報とは異なる情報の
検出後、遅延装置の出力端におけるバイト／処理クロッ
クの２進情報がリセット後の計数器出力を有する２進情
報に対応する時に停止し、それにより、端末装置内部バ
イトクロックパルスの圧縮を排除して妨害を阻止すると
言う点に見られる。
特許請求の範囲第２墳に記載の本発明の有利な発展態様
によれば直−並列変換装置に、データパケットバイトの
ビット位置数に対応する数のレジスタが設けられ、そし
てパケット開始情報（ｐａｉ ）の始めに填隙情報（ｆ
ｉ）に対応する情報が存在する場合上記レジスタの数を
、この填隙情報とは異なる最初のビット情報が現れるま
で存在するこの填隙情報のビット数に対応する数だけ増
加される。国際標準パケット開始情報は、多くの場合、
開始情報ビットが＊隙情報ビットに対応するビット組合
せを有しているので、填隙情報と異なる情報従ってパケ
ット開始情報は、直−並列変換装ｗ（ＳＰＵ ）のレジ
スタに多数のデータビットが読込まれた後に初めて検出
することができる。しかしながらその場合でも、パケッ
ト開始情報の初めで、バイトクロック発生装置に組込ま
れている計数器を停止するために、レジスタの数を、特
許請求の範囲 。
によれば直−並列変換装置に、データパケットバイトの
ビット位置数に対応する数のレジスタが設けられ、そし
てパケット開始情報（ｐａｉ ）の始めに填隙情報（ｆ
ｉ）に対応する情報が存在する場合上記レジスタの数を
、この填隙情報とは異なる最初のビット情報が現れるま
で存在するこの填隙情報のビット数に対応する数だけ増
加される。国際標準パケット開始情報は、多くの場合、
開始情報ビットが＊隙情報ビットに対応するビット組合
せを有しているので、填隙情報と異なる情報従ってパケ
ット開始情報は、直−並列変換装ｗ（ＳＰＵ ）のレジ
スタに多数のデータビットが読込まれた後に初めて検出
することができる。しかしながらその場合でも、パケッ
ト開始情報の初めで、バイトクロック発生装置に組込ま
れている計数器を停止するために、レジスタの数を、特
許請求の範囲 。
第２項に記載の条件に従って増加することができる。こ
の構成によれば、直−並列変換装置の出力端に並列に現
れるゾーンは、内部的に発生されるバイトクロックパル
スを用いることなく（計数器は停止されていない）、パ
ケット開始情報の２、乙の情報ビットが直−並列変換装
置に書込まれた時点で初めて読取られて並列記憶装置に
転送されることが確実になる。
の構成によれば、直−並列変換装置の出力端に並列に現
れるゾーンは、内部的に発生されるバイトクロックパル
スを用いることなく（計数器は停止されていない）、パ
ケット開始情報の２、乙の情報ビットが直−並列変換装
置に書込まれた時点で初めて読取られて並列記憶装置に
転送されることが確実になる。
実施例
以下、絵付図面に示すブロックダイアダラムを参照し本
発明の実施例に関して詳細に説明する。
発明の実施例に関して詳細に説明する。
ブロックダイアダラムには、高い伝送速度（〉５０メガ
ビツト）で通信するリング状通信網のデータビット流り
に対する端末装置のアクセスのための接続装置のうち説
明に必要と考えられるシステム構成要素を示す。リング
状通信網でのデータＤの伝送は、バイト構成のデータパ
ケットで行われる。この場合、パケット開始情報ｐａｉ
並びにパケットデータ間で伝送される填隙情報ｆ１は例
えば、ＡＮＳＩ−ＦＤＤＩプロトコルに従い次のように
定義される。即ち、填隙バイト（１０ビツト） ＝ １
１１１１１１１１１、パケット開始情報＝ １１００１
１０００１゜これらパケット構成のデータＤは、データ
ビット流から導出されるデータビットクロックｄｂｔで
クロック制御される直−並列変換装置ＳＰＵに直列に読
み込まれる。
ビツト）で通信するリング状通信網のデータビット流り
に対する端末装置のアクセスのための接続装置のうち説
明に必要と考えられるシステム構成要素を示す。リング
状通信網でのデータＤの伝送は、バイト構成のデータパ
ケットで行われる。この場合、パケット開始情報ｐａｉ
並びにパケットデータ間で伝送される填隙情報ｆ１は例
えば、ＡＮＳＩ−ＦＤＤＩプロトコルに従い次のように
定義される。即ち、填隙バイト（１０ビツト） ＝ １
１１１１１１１１１、パケット開始情報＝ １１００１
１０００１゜これらパケット構成のデータＤは、データ
ビット流から導出されるデータビットクロックｄｂｔで
クロック制御される直−並列変換装置ＳＰＵに直列に読
み込まれる。
この直−並列変換装置ＳＰＵは例えば、１２個の並列出
力端ＳＰＡを有するシフトレジスタにより構成される。
力端ＳＰＡを有するシフトレジスタにより構成される。
填隙情報ｆ１とは異なる第１番目のパケット開始情報ｐ
ａｉ （ＡＮＳＩ −ＦＤＤＩプロトコルによれば２進
「０」情報を有する第３番目のビット）を早期に正確に
検出するだめには、レジスタバイト長を上回る数の２つ
の付加的なレジスタもしくは並列出力ＳＰＡが要求され
る。
ａｉ （ＡＮＳＩ −ＦＤＤＩプロトコルによれば２進
「０」情報を有する第３番目のビット）を早期に正確に
検出するだめには、レジスタバイト長を上回る数の２つ
の付加的なレジスタもしくは並列出力ＳＰＡが要求され
る。
１２個の総ての並列出力ＳＰＡは、比較装置ＶＥに供給
され、そして並列出力５ＰＡ３・・・１２は並列記憶袋
＃ＰＳに供給される。データビットクロック入力端を有
する比較装置ＶＥにおいて並列出力端ＳＰＡは、データ
ビットクロックで、填隙情報ｆ１と異なるパケット開始
情報ｐａｉの存在、本実施例においては、第１番目の並
列出力端ＳＰＡにおける第１番目の２進「０」の存在に
関してチェックされる。この情報が存在する場合には、
比較装置ＶＥに組み込まれている比較器ｖ１によシ、保
持情報ｈｉが形成され、そしてこの保持情報は論理積素
子ＵＤの第１の入力端及び出力端並びに第１の比較器出
力端ＶＡｉを介して相応の接続によりバイトクロック発
生装置ＢＴＥの保持入力端ＨＥに供給される。後続の１
２のデータビットクロックｄｂｔ中、比較装置ＶＥにお
いて、並列出力端ＳＰＡは、バクノド開始情報ｐａｉの
存在（本実施例の場合２進の開始ビット組合せｒ １１
００１１０００１ Ｊの存在）に関しチェックされる。
され、そして並列出力５ＰＡ３・・・１２は並列記憶袋
＃ＰＳに供給される。データビットクロック入力端を有
する比較装置ＶＥにおいて並列出力端ＳＰＡは、データ
ビットクロックで、填隙情報ｆ１と異なるパケット開始
情報ｐａｉの存在、本実施例においては、第１番目の並
列出力端ＳＰＡにおける第１番目の２進「０」の存在に
関してチェックされる。この情報が存在する場合には、
比較装置ＶＥに組み込まれている比較器ｖ１によシ、保
持情報ｈｉが形成され、そしてこの保持情報は論理積素
子ＵＤの第１の入力端及び出力端並びに第１の比較器出
力端ＶＡｉを介して相応の接続によりバイトクロック発
生装置ＢＴＥの保持入力端ＨＥに供給される。後続の１
２のデータビットクロックｄｂｔ中、比較装置ＶＥにお
いて、並列出力端ＳＰＡは、バクノド開始情報ｐａｉの
存在（本実施例の場合２進の開始ビット組合せｒ １１
００１１０００１ Ｊの存在）に関しチェックされる。
対応のビット組合せが存在する場合には、比較器ＷｖＥ
に組込まれている第２の比較器■２において、転送もし
くはリセット情報■ｒｉが形成されて、２進論理和素子
ＯＤの１つの入力端に接続されている第２の比較器出力
端ＶＡ２に供給される。この転送もしくはリセット情報
■ｒｉは、論理和素子○Ｄの出力端を介してバイトクロ
ック発生装置ＢＴＥのリセット入力端ＲＥ並びに並列記
憶装置ｐｓの転送入力端ＵＥに供給される。保持情報ｈ
１並びにリセット情報ｕｒ１はデータビットクロックｄ
ｂｔでクロック制御されてバイトクロック発生装置ＢＴ
Ｅに設けられている計数器Ｚの保持入力端ＨＥもしくは
リセット入力端ＲＥに供給される。データビット流り内
でパケット開始情報ｐａ１が伝送されていない場合には
、１０個のデータビットクロックｄｂｔの計数の毎に、
計数器出力端ＺＡに転送もしくはリセット情報ｕｒｉが
送出され、相応の接続を介して論理和素子ＯＤの第２の
入力端並びに相応の接続を介し遅延装置ＶＺに供給され
る。
に組込まれている第２の比較器■２において、転送もし
くはリセット情報■ｒｉが形成されて、２進論理和素子
ＯＤの１つの入力端に接続されている第２の比較器出力
端ＶＡ２に供給される。この転送もしくはリセット情報
■ｒｉは、論理和素子○Ｄの出力端を介してバイトクロ
ック発生装置ＢＴＥのリセット入力端ＲＥ並びに並列記
憶装置ｐｓの転送入力端ＵＥに供給される。保持情報ｈ
１並びにリセット情報ｕｒ１はデータビットクロックｄ
ｂｔでクロック制御されてバイトクロック発生装置ＢＴ
Ｅに設けられている計数器Ｚの保持入力端ＨＥもしくは
リセット入力端ＲＥに供給される。データビット流り内
でパケット開始情報ｐａ１が伝送されていない場合には
、１０個のデータビットクロックｄｂｔの計数の毎に、
計数器出力端ＺＡに転送もしくはリセット情報ｕｒｉが
送出され、相応の接続を介して論理和素子ＯＤの第２の
入力端並びに相応の接続を介し遅延装置ＶＺに供給され
る。
このリセット入力端ＲＥに印加される転送もしくはリセ
ット情報ｕｒ工により、計数器Ｚはリセットされる。即
ち、総ての計数レジスタは同じ２進情報にセットされて
、計数過程が新たに開始される。これによシ、計数出力
端ＺＡに発生される転送もしくはリセット情報ｕｒｉは
、１０個のデータビットに同期しピッドクロックパルス
長を有するバイトクロックの形態をとる。後続の遅延装
置■Ｚにおいて、バイト構成で到来するこの転送もしく
はリセット情報ｄｒ１は、最大１０個のデータビットク
ロックｄｂｔだけ遅延可能であり（有意味な遅延時間は
４個、５個または６個のデータビットクロックｄｂｔに
対応する）、次いでバイトクロック発生装置ＢＴＥの出
力端Ａに端末装置内部バイトもしくは処理クロックｂｙ
ｔとして利用することができる。更に、各バイトクロッ
クｂｙｔ当たり１０のビットクロックｄｂｔに対応し１
０個の段階で変えることができる。この端末装置内部バ
イトもしくは処理クロックｂｙｔは、相応の接続を介し
て、比較装置ＶＥに内蔵されている論理積素子ＵＤの第
２の入力端に転送される。この論理積機能により、遅延
装置の出力端Ａにおけるバイトもしくは処理クロックｂ
ｙｔの２進情報が、リセット後の計数器出力が有する２
進情報に対応する時にのみ計数器Ｚを停止しそれにより
バイトもしくは処理パルスの短縮を阻止し且つ妨害を阻
止することができる。また、並列記憶装置ｐｓ内にバイ
ト構成で記憶されている情報を遅延して端末装置に伝送
できるようにするために、並列記憶装置ｐｓの出力端に
は、端末装置内部バイトもしくは処理クロックｂｙｔに
よって制御される別の内部並列メモＩＪ ＩＰＳが接続
されている。第１の比較器出力端ｖＡ１におけるパケッ
ト開始バイトの第１番目の２進ｒＯＪの存在が保持情報
ｈ１の伝送により検出されると、計数器Ｚにおける計数
過程は直ちに停止され、計数器出力端ＺＡに印加されて
いるリセット情報状態が保持される。計数器出力端ＺＡ
のこの状態は、予め定められた数のデータビットクロッ
クｄｂｔ後比較器出力端ＶＡ２に転送もしくはリセット
情報ｄｒ１が印加され計数Ｚをリセットするまで、もし
くは端末装置内部バイトクロックパルスが終了するまで
維持され、端末装置内部バイトクロックパルスもそれに
相当する期間だけ伸長される。後続の端末装置内部バイ
トクロックパルスであってパケット開始情報ｐａ１に同
期しているバイトクロックパルスは、既に述べたように
、データビットクロックｄｂｔの計数により発生されて
端末装置の爾後の処理を行うシステム系統に供給される
。
ット情報ｕｒ工により、計数器Ｚはリセットされる。即
ち、総ての計数レジスタは同じ２進情報にセットされて
、計数過程が新たに開始される。これによシ、計数出力
端ＺＡに発生される転送もしくはリセット情報ｕｒｉは
、１０個のデータビットに同期しピッドクロックパルス
長を有するバイトクロックの形態をとる。後続の遅延装
置■Ｚにおいて、バイト構成で到来するこの転送もしく
はリセット情報ｄｒ１は、最大１０個のデータビットク
ロックｄｂｔだけ遅延可能であり（有意味な遅延時間は
４個、５個または６個のデータビットクロックｄｂｔに
対応する）、次いでバイトクロック発生装置ＢＴＥの出
力端Ａに端末装置内部バイトもしくは処理クロックｂｙ
ｔとして利用することができる。更に、各バイトクロッ
クｂｙｔ当たり１０のビットクロックｄｂｔに対応し１
０個の段階で変えることができる。この端末装置内部バ
イトもしくは処理クロックｂｙｔは、相応の接続を介し
て、比較装置ＶＥに内蔵されている論理積素子ＵＤの第
２の入力端に転送される。この論理積機能により、遅延
装置の出力端Ａにおけるバイトもしくは処理クロックｂ
ｙｔの２進情報が、リセット後の計数器出力が有する２
進情報に対応する時にのみ計数器Ｚを停止しそれにより
バイトもしくは処理パルスの短縮を阻止し且つ妨害を阻
止することができる。また、並列記憶装置ｐｓ内にバイ
ト構成で記憶されている情報を遅延して端末装置に伝送
できるようにするために、並列記憶装置ｐｓの出力端に
は、端末装置内部バイトもしくは処理クロックｂｙｔに
よって制御される別の内部並列メモＩＪ ＩＰＳが接続
されている。第１の比較器出力端ｖＡ１におけるパケッ
ト開始バイトの第１番目の２進ｒＯＪの存在が保持情報
ｈ１の伝送により検出されると、計数器Ｚにおける計数
過程は直ちに停止され、計数器出力端ＺＡに印加されて
いるリセット情報状態が保持される。計数器出力端ＺＡ
のこの状態は、予め定められた数のデータビットクロッ
クｄｂｔ後比較器出力端ＶＡ２に転送もしくはリセット
情報ｄｒ１が印加され計数Ｚをリセットするまで、もし
くは端末装置内部バイトクロックパルスが終了するまで
維持され、端末装置内部バイトクロックパルスもそれに
相当する期間だけ伸長される。後続の端末装置内部バイ
トクロックパルスであってパケット開始情報ｐａ１に同
期しているバイトクロックパルスは、既に述べたように
、データビットクロックｄｂｔの計数により発生されて
端末装置の爾後の処理を行うシステム系統に供給される
。
本発明による装置の総ての７ステム構成要素は、フェア
チャイルド（Ｆａｉｒｃｈｉｌｄ ）社の「高速１００
にシリーズ」の集積ＥＣＬ回路、プログラミング可能な
論理アレイまたは顧客毎に特別なデートアレイ回路技術
を用いて実現可能である。例えば、個々のシステム要素
として、下記のようなＥＣＬもしくはＰＬ、Ａ回路を用
いて実現することができる。
チャイルド（Ｆａｉｒｃｈｉｌｄ ）社の「高速１００
にシリーズ」の集積ＥＣＬ回路、プログラミング可能な
論理アレイまたは顧客毎に特別なデートアレイ回路技術
を用いて実現可能である。例えば、個々のシステム要素
として、下記のようなＥＣＬもしくはＰＬ、Ａ回路を用
いて実現することができる。
直−並列変換装置ＳＰＵ、
直−並列メモリ ｐｓ、
内部並列メモリ ＩＰＳ ： Ｆｌｏｏ １４１計数器
ｚ ： Ｆｌｏｏ １３６ 遅延装置ｖｚ ： Ｆｌｏｏ １０２ 比較装置ＶＥ、論理積及び論理和素子： ＰＬＡ回路 発明の効果 本発明によシ、端末装置内部のバイトクロック及び処理
クロックパルスに圧縮が生ぜず、バイトクロック同期中
の短時間の妨害を回避することができる。
ｚ ： Ｆｌｏｏ １３６ 遅延装置ｖｚ ： Ｆｌｏｏ １０２ 比較装置ＶＥ、論理積及び論理和素子： ＰＬＡ回路 発明の効果 本発明によシ、端末装置内部のバイトクロック及び処理
クロックパルスに圧縮が生ぜず、バイトクロック同期中
の短時間の妨害を回避することができる。
図面は本発明が適用されるデータ伝送処理システムをブ
ロックダイアグラムで示す図である。
ロックダイアグラムで示す図である。
Claims (1)
- 【特許請求の範囲】 １、オプチカルファイバーデータ伝送に適したリング状
通信網のパケット伝送方式の直列データビット流からバ
イトクロックを導出し、導出されたバイトクロックを、
前記リング状通信網に接続されている端末装置の内部処
理クロックと同期するための装置であつて、前記データ
流においてそれぞれ１つのデータパケット開始情報を有
するデータパケット間に、総てのビット位置に同じ２進
情報を有する少なくとも１つの填隙情報を挿入し、前記
データビット流から導出されたビットクロックによりク
ロック制御される直−並列変換装置で前記直列データ流
を内部処理速度に適したバイトシーケンスに変換する装
置において、前記直−並列変換装置（ＳＰＵ）の並列出
力端（ＳＰＡ）を比較器（Ｖ）及び並列記憶装置（ＰＳ
）の入力端と接続し、前記比較器（Ｖ）において、一方
では前記填隙情報（ｆｉ）と異なるビット情報の検出後
保持情報（ｈｉ）を形成して論理積素子（ＵＤ）の第１
の入力端及び出力端を介し第１の比較器出力端（ＶＡ１
）に供給すると共に、他方ではパケット開始情報（ｐａ
ｉ）の検出後、転送／リセット情報（■ｒｉ）を形成し
て第２の比較器出力端（ＶＡ２）に導き、バイトクロッ
ク発生装置（ＢＴＥ）内に設けられて前記データビット
クロック（ｄｂｔ）でクロック制御される計数器（２）
を、前記第１の比較器出力端（ＶＡ１）に接続されてい
る保持入力端（ＨＥ）を介して供給される保持情報（ｈ
ｉ）が存在する場合に停止すると共に、論理和素子（Ｏ
Ｄ）の一方の入力端及び出力端並びにリセット入力端（
ＲＥ）を介して供給される転送／リセット情報（■ｒｉ
）が存在する場合に前記計数器（Ｚ）をリセットし、前
記計数器出力（ＺＡ）から送出される転送／リセット情
報（■ｒｉ）を遅延装置（ＶＺ）並びに前記論理和素子
（ＯＤ）の第２の入力端に供給し、該論理和素子の出力
端を更に並列記憶装置（ＰＳ）の転送入力端 （ＵＥ）と接続し、前記遅延装置（ＶＺ）において、前
記転送／リセット情報（■ｒｉ）は、バイト長に対応す
る数のデータビットクロック（ｄｂｔ）だけ最大遅延可
能であると共にパルス−休止期間比（オン・オフ比）を
変えることができ、次いで、出力端（Ａ）を介し、バイ
ト構成の内部バイト／処理クロック （ｂｙｔ）として内部並列記憶装置（ＩＰＳ）のバイト
入力端（ＢＹＥ）に印加され、さらに前記転送／リセッ
ト情報（■ｒｉ）により前記並列データは前記並列記憶
装置（ＰＳ）に伝送されると共に前記バイト／処理クロ
ック （ｂｙｔ）で前記並列記憶装置（ＩＰＳ）に伝送される
ことを特徴とする装置。 ２、直−並列変換装置（ＳＰＵ）に、１つのデータパケ
ットバイトのビット位置の数に対応する数のレジスタを
設け、パケット開始情報 （ｐａｉ）の始めに填隙情報（ｆｉ）に対応する情報が
存在する場合に、前記レジスタの数を該填隙情報（ｆｉ
）に対して異なる最初のビット情報の出現まで存在する
前記填隙情報のビット数に対応する数だけ増加する特許
請求の範囲第１項記載の装置。 ３、パケット開始／填隙ビット情報（Ｐａｉ、ｆｉ）を
、バイト長を有する定められたビットシーケンスで実現
する特許請求の範囲第１項または第２項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3632842 | 1986-09-26 | ||
| DE3632842.1 | 1986-09-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6387839A true JPS6387839A (ja) | 1988-04-19 |
Family
ID=6310476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62239109A Pending JPS6387839A (ja) | 1986-09-26 | 1987-09-25 | データビツト流から導出されるバイトクロツクを端末装置のバイト構成の処理クロツクと同期するための装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4792966A (ja) |
| EP (1) | EP0262457A1 (ja) |
| JP (1) | JPS6387839A (ja) |
| AU (1) | AU576704B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5539785A (en) * | 1994-07-27 | 1996-07-23 | Adtran | Jitter/wander reduction circuit for pulse-stuffed, synchronized digital communications |
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Family Cites Families (8)
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|---|---|---|---|---|
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| DE2842371A1 (de) * | 1978-09-28 | 1980-04-10 | Siemens Ag | Verfahren zur synchronisierung von sende- und empfangseinrichtungen |
| DE2930586A1 (de) * | 1979-07-27 | 1981-02-12 | Siemens Ag | Schaltungsanordnung zur synchronisierung einer untergeordneten einrichtung, insbesondere einer digitalen teilnehmerstation, durch eine uebergeordnete einrichtung, insbesondere eine digitale vermittlungsstelle eines pcm-fernmeldenetzes |
| JPS58123261A (ja) * | 1982-01-18 | 1983-07-22 | Mitsubishi Electric Corp | フレ−ム同期検出回路 |
| FR2535135B1 (fr) * | 1982-10-21 | 1988-03-25 | Servel Michel | Systeme de synchronisation de multiplex numeriques de paquets |
| DE3246211C2 (de) * | 1982-12-14 | 1985-02-07 | Philips Kommunikations Industrie AG, 8500 Nürnberg | Schaltungsanordnung zur Detektion von Folgen identischer Binärwerte |
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-
1987
- 1987-09-04 EP EP87112966A patent/EP0262457A1/de not_active Withdrawn
- 1987-09-08 US US07/093,596 patent/US4792966A/en not_active Expired - Fee Related
- 1987-09-25 JP JP62239109A patent/JPS6387839A/ja active Pending
- 1987-09-25 AU AU78972/87A patent/AU576704B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0262457A1 (de) | 1988-04-06 |
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