JPS6387839A - データビツト流から導出されるバイトクロツクを端末装置のバイト構成の処理クロツクと同期するための装置 - Google Patents
データビツト流から導出されるバイトクロツクを端末装置のバイト構成の処理クロツクと同期するための装置Info
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- JPS6387839A JPS6387839A JP62239109A JP23910987A JPS6387839A JP S6387839 A JPS6387839 A JP S6387839A JP 62239109 A JP62239109 A JP 62239109A JP 23910987 A JP23910987 A JP 23910987A JP S6387839 A JPS6387839 A JP S6387839A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L2007/045—Fill bit or bits, idle words
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- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、非常に高いデータ伝送速度を有するリング状
通信網のパケット伝送方式の直列デ ・−タビット流か
らバイトクロックを導出し、導出されたバイトクロック
を、上記リング状通信網に接続されている端末装置の内
部処理クロックと同期するための装置であって、データ
流においてそれぞれデータパケット開始情報を有するデ
ータパケット間に、総てのビット位t(桁)に同じ2進
情報を有する少なくとも1つの填隙情報を挿入し、上記
データビット流から導出されたデータビットクロックに
よりクロック制御される直−並列変換装置において直列
データ流を内部処理速度に適したバイトシーケンスに変
換する装置に関する。
通信網のパケット伝送方式の直列デ ・−タビット流か
らバイトクロックを導出し、導出されたバイトクロック
を、上記リング状通信網に接続されている端末装置の内
部処理クロックと同期するための装置であって、データ
流においてそれぞれデータパケット開始情報を有するデ
ータパケット間に、総てのビット位t(桁)に同じ2進
情報を有する少なくとも1つの填隙情報を挿入し、上記
データビット流から導出されたデータビットクロックに
よりクロック制御される直−並列変換装置において直列
データ流を内部処理速度に適したバイトシーケンスに変
換する装置に関する。
従来技術
パケット伝送方式のデータ伝送並びにデータ多重化技術
分野において知られている検出/同期方法は、パケット
の開始およびパケット−バイトクロックの検出並びに該
バイトクロックと端末装置内で使用されている内部バイ
ト処理クロックとの同期を取るのに用いられている。こ
の場合、パケット伝送方式の直列データは、多くの場合
シフトレジスタによ#)構成されている直−並列変換装
置に読込まれ、シフトレジスタの並列出力端に現れるデ
ータは、パケット開始ビット組合せの存在に関してチェ
ックされている。このビット組合せが現れる時点まで、
データはシフトレジスタから端末装置内部レジスタに読
込まれ、端末装置内部バイト/処理クロックはパケット
開始情報から導出されたパケット−バイトクロックに適
応化される。このような両バイトクロックの即時同期に
起因し、端末装置内部バイトクロックパルスの圧縮並び
に伸長が生ずる。この場合、端末装置内゛部バイトクロ
ックパルスの圧縮は、端末装置におけるバイトクロック
もしくは処理速度の短時間の上昇を意味し、その結果、
特に、リング状通信網におけるデータ伝送速度が非常に
高い場合には、後続の回路系(やはシ非常に高速の回路
系)の許容限界処理速度が越えられてしまい、後続の処
理に用いられてバイトクロックでクロック制御される、
端末装置のシステム要素に顕著な妨害を惹起する。
分野において知られている検出/同期方法は、パケット
の開始およびパケット−バイトクロックの検出並びに該
バイトクロックと端末装置内で使用されている内部バイ
ト処理クロックとの同期を取るのに用いられている。こ
の場合、パケット伝送方式の直列データは、多くの場合
シフトレジスタによ#)構成されている直−並列変換装
置に読込まれ、シフトレジスタの並列出力端に現れるデ
ータは、パケット開始ビット組合せの存在に関してチェ
ックされている。このビット組合せが現れる時点まで、
データはシフトレジスタから端末装置内部レジスタに読
込まれ、端末装置内部バイト/処理クロックはパケット
開始情報から導出されたパケット−バイトクロックに適
応化される。このような両バイトクロックの即時同期に
起因し、端末装置内部バイトクロックパルスの圧縮並び
に伸長が生ずる。この場合、端末装置内゛部バイトクロ
ックパルスの圧縮は、端末装置におけるバイトクロック
もしくは処理速度の短時間の上昇を意味し、その結果、
特に、リング状通信網におけるデータ伝送速度が非常に
高い場合には、後続の回路系(やはシ非常に高速の回路
系)の許容限界処理速度が越えられてしまい、後続の処
理に用いられてバイトクロックでクロック制御される、
端末装置のシステム要素に顕著な妨害を惹起する。
発明の目的
本発明の目的は、パケット伝送方式の直列データ流から
バイトクロックを導出し、み比されたバイトクロックを
リング状通信網に接続されている装置の内部処理クロッ
クと同期するための装置であって、端末装置内部のバイ
トクロック及び処理クロックパルスに圧縮が生ぜず、バ
イトクロック同期中の短時間の妨害を回避することがで
きる装置を提供することにある。
バイトクロックを導出し、み比されたバイトクロックを
リング状通信網に接続されている装置の内部処理クロッ
クと同期するための装置であって、端末装置内部のバイ
トクロック及び処理クロックパルスに圧縮が生ぜず、バ
イトクロック同期中の短時間の妨害を回避することがで
きる装置を提供することにある。
発明の構成
上の課題は、冒頭に述べた直−並列変換装置から出発し
て、特許請求の範囲第1項の開わゆる特徴部分に記載の
構成により解決される。
て、特許請求の範囲第1項の開わゆる特徴部分に記載の
構成により解決される。
本発明で達成される利点は、特に、バイトクロック発生
装置に組込まれる計数器を、填隙情報とは異なる情報の
検出後、遅延装置の出力端におけるバイト/処理クロッ
クの2進情報がリセット後の計数器出力を有する2進情
報に対応する時に停止し、それにより、端末装置内部バ
イトクロックパルスの圧縮を排除して妨害を阻止すると
言う点に見られる。
装置に組込まれる計数器を、填隙情報とは異なる情報の
検出後、遅延装置の出力端におけるバイト/処理クロッ
クの2進情報がリセット後の計数器出力を有する2進情
報に対応する時に停止し、それにより、端末装置内部バ
イトクロックパルスの圧縮を排除して妨害を阻止すると
言う点に見られる。
特許請求の範囲第2墳に記載の本発明の有利な発展態様
によれば直−並列変換装置に、データパケットバイトの
ビット位置数に対応する数のレジスタが設けられ、そし
てパケット開始情報(pai )の始めに填隙情報(f
i)に対応する情報が存在する場合上記レジスタの数を
、この填隙情報とは異なる最初のビット情報が現れるま
で存在するこの填隙情報のビット数に対応する数だけ増
加される。国際標準パケット開始情報は、多くの場合、
開始情報ビットが*隙情報ビットに対応するビット組合
せを有しているので、填隙情報と異なる情報従ってパケ
ット開始情報は、直−並列変換装w(SPU )のレジ
スタに多数のデータビットが読込まれた後に初めて検出
することができる。しかしながらその場合でも、パケッ
ト開始情報の初めで、バイトクロック発生装置に組込ま
れている計数器を停止するために、レジスタの数を、特
許請求の範囲 。
によれば直−並列変換装置に、データパケットバイトの
ビット位置数に対応する数のレジスタが設けられ、そし
てパケット開始情報(pai )の始めに填隙情報(f
i)に対応する情報が存在する場合上記レジスタの数を
、この填隙情報とは異なる最初のビット情報が現れるま
で存在するこの填隙情報のビット数に対応する数だけ増
加される。国際標準パケット開始情報は、多くの場合、
開始情報ビットが*隙情報ビットに対応するビット組合
せを有しているので、填隙情報と異なる情報従ってパケ
ット開始情報は、直−並列変換装w(SPU )のレジ
スタに多数のデータビットが読込まれた後に初めて検出
することができる。しかしながらその場合でも、パケッ
ト開始情報の初めで、バイトクロック発生装置に組込ま
れている計数器を停止するために、レジスタの数を、特
許請求の範囲 。
第2項に記載の条件に従って増加することができる。こ
の構成によれば、直−並列変換装置の出力端に並列に現
れるゾーンは、内部的に発生されるバイトクロックパル
スを用いることなく(計数器は停止されていない)、パ
ケット開始情報の2、乙の情報ビットが直−並列変換装
置に書込まれた時点で初めて読取られて並列記憶装置に
転送されることが確実になる。
の構成によれば、直−並列変換装置の出力端に並列に現
れるゾーンは、内部的に発生されるバイトクロックパル
スを用いることなく(計数器は停止されていない)、パ
ケット開始情報の2、乙の情報ビットが直−並列変換装
置に書込まれた時点で初めて読取られて並列記憶装置に
転送されることが確実になる。
実施例
以下、絵付図面に示すブロックダイアダラムを参照し本
発明の実施例に関して詳細に説明する。
発明の実施例に関して詳細に説明する。
ブロックダイアダラムには、高い伝送速度(〉50メガ
ビツト)で通信するリング状通信網のデータビット流り
に対する端末装置のアクセスのための接続装置のうち説
明に必要と考えられるシステム構成要素を示す。リング
状通信網でのデータDの伝送は、バイト構成のデータパ
ケットで行われる。この場合、パケット開始情報pai
並びにパケットデータ間で伝送される填隙情報f1は例
えば、ANSI−FDDIプロトコルに従い次のように
定義される。即ち、填隙バイト(10ビツト) = 1
111111111、パケット開始情報= 11001
10001゜これらパケット構成のデータDは、データ
ビット流から導出されるデータビットクロックdbtで
クロック制御される直−並列変換装置SPUに直列に読
み込まれる。
ビツト)で通信するリング状通信網のデータビット流り
に対する端末装置のアクセスのための接続装置のうち説
明に必要と考えられるシステム構成要素を示す。リング
状通信網でのデータDの伝送は、バイト構成のデータパ
ケットで行われる。この場合、パケット開始情報pai
並びにパケットデータ間で伝送される填隙情報f1は例
えば、ANSI−FDDIプロトコルに従い次のように
定義される。即ち、填隙バイト(10ビツト) = 1
111111111、パケット開始情報= 11001
10001゜これらパケット構成のデータDは、データ
ビット流から導出されるデータビットクロックdbtで
クロック制御される直−並列変換装置SPUに直列に読
み込まれる。
この直−並列変換装置SPUは例えば、12個の並列出
力端SPAを有するシフトレジスタにより構成される。
力端SPAを有するシフトレジスタにより構成される。
填隙情報f1とは異なる第1番目のパケット開始情報p
ai (ANSI −FDDIプロトコルによれば2進
「0」情報を有する第3番目のビット)を早期に正確に
検出するだめには、レジスタバイト長を上回る数の2つ
の付加的なレジスタもしくは並列出力SPAが要求され
る。
ai (ANSI −FDDIプロトコルによれば2進
「0」情報を有する第3番目のビット)を早期に正確に
検出するだめには、レジスタバイト長を上回る数の2つ
の付加的なレジスタもしくは並列出力SPAが要求され
る。
12個の総ての並列出力SPAは、比較装置VEに供給
され、そして並列出力5PA3・・・12は並列記憶袋
#PSに供給される。データビットクロック入力端を有
する比較装置VEにおいて並列出力端SPAは、データ
ビットクロックで、填隙情報f1と異なるパケット開始
情報paiの存在、本実施例においては、第1番目の並
列出力端SPAにおける第1番目の2進「0」の存在に
関してチェックされる。この情報が存在する場合には、
比較装置VEに組み込まれている比較器v1によシ、保
持情報hiが形成され、そしてこの保持情報は論理積素
子UDの第1の入力端及び出力端並びに第1の比較器出
力端VAiを介して相応の接続によりバイトクロック発
生装置BTEの保持入力端HEに供給される。後続の1
2のデータビットクロックdbt中、比較装置VEにお
いて、並列出力端SPAは、バクノド開始情報paiの
存在(本実施例の場合2進の開始ビット組合せr 11
00110001 Jの存在)に関しチェックされる。
され、そして並列出力5PA3・・・12は並列記憶袋
#PSに供給される。データビットクロック入力端を有
する比較装置VEにおいて並列出力端SPAは、データ
ビットクロックで、填隙情報f1と異なるパケット開始
情報paiの存在、本実施例においては、第1番目の並
列出力端SPAにおける第1番目の2進「0」の存在に
関してチェックされる。この情報が存在する場合には、
比較装置VEに組み込まれている比較器v1によシ、保
持情報hiが形成され、そしてこの保持情報は論理積素
子UDの第1の入力端及び出力端並びに第1の比較器出
力端VAiを介して相応の接続によりバイトクロック発
生装置BTEの保持入力端HEに供給される。後続の1
2のデータビットクロックdbt中、比較装置VEにお
いて、並列出力端SPAは、バクノド開始情報paiの
存在(本実施例の場合2進の開始ビット組合せr 11
00110001 Jの存在)に関しチェックされる。
対応のビット組合せが存在する場合には、比較器WvE
に組込まれている第2の比較器■2において、転送もし
くはリセット情報■riが形成されて、2進論理和素子
ODの1つの入力端に接続されている第2の比較器出力
端VA2に供給される。この転送もしくはリセット情報
■riは、論理和素子○Dの出力端を介してバイトクロ
ック発生装置BTEのリセット入力端RE並びに並列記
憶装置psの転送入力端UEに供給される。保持情報h
1並びにリセット情報ur1はデータビットクロックd
btでクロック制御されてバイトクロック発生装置BT
Eに設けられている計数器Zの保持入力端HEもしくは
リセット入力端REに供給される。データビット流り内
でパケット開始情報pa1が伝送されていない場合には
、10個のデータビットクロックdbtの計数の毎に、
計数器出力端ZAに転送もしくはリセット情報uriが
送出され、相応の接続を介して論理和素子ODの第2の
入力端並びに相応の接続を介し遅延装置VZに供給され
る。
に組込まれている第2の比較器■2において、転送もし
くはリセット情報■riが形成されて、2進論理和素子
ODの1つの入力端に接続されている第2の比較器出力
端VA2に供給される。この転送もしくはリセット情報
■riは、論理和素子○Dの出力端を介してバイトクロ
ック発生装置BTEのリセット入力端RE並びに並列記
憶装置psの転送入力端UEに供給される。保持情報h
1並びにリセット情報ur1はデータビットクロックd
btでクロック制御されてバイトクロック発生装置BT
Eに設けられている計数器Zの保持入力端HEもしくは
リセット入力端REに供給される。データビット流り内
でパケット開始情報pa1が伝送されていない場合には
、10個のデータビットクロックdbtの計数の毎に、
計数器出力端ZAに転送もしくはリセット情報uriが
送出され、相応の接続を介して論理和素子ODの第2の
入力端並びに相応の接続を介し遅延装置VZに供給され
る。
このリセット入力端REに印加される転送もしくはリセ
ット情報ur工により、計数器Zはリセットされる。即
ち、総ての計数レジスタは同じ2進情報にセットされて
、計数過程が新たに開始される。これによシ、計数出力
端ZAに発生される転送もしくはリセット情報uriは
、10個のデータビットに同期しピッドクロックパルス
長を有するバイトクロックの形態をとる。後続の遅延装
置■Zにおいて、バイト構成で到来するこの転送もしく
はリセット情報dr1は、最大10個のデータビットク
ロックdbtだけ遅延可能であり(有意味な遅延時間は
4個、5個または6個のデータビットクロックdbtに
対応する)、次いでバイトクロック発生装置BTEの出
力端Aに端末装置内部バイトもしくは処理クロックby
tとして利用することができる。更に、各バイトクロッ
クbyt当たり10のビットクロックdbtに対応し1
0個の段階で変えることができる。この端末装置内部バ
イトもしくは処理クロックbytは、相応の接続を介し
て、比較装置VEに内蔵されている論理積素子UDの第
2の入力端に転送される。この論理積機能により、遅延
装置の出力端Aにおけるバイトもしくは処理クロックb
ytの2進情報が、リセット後の計数器出力が有する2
進情報に対応する時にのみ計数器Zを停止しそれにより
バイトもしくは処理パルスの短縮を阻止し且つ妨害を阻
止することができる。また、並列記憶装置ps内にバイ
ト構成で記憶されている情報を遅延して端末装置に伝送
できるようにするために、並列記憶装置psの出力端に
は、端末装置内部バイトもしくは処理クロックbytに
よって制御される別の内部並列メモIJ IPSが接続
されている。第1の比較器出力端vA1におけるパケッ
ト開始バイトの第1番目の2進rOJの存在が保持情報
h1の伝送により検出されると、計数器Zにおける計数
過程は直ちに停止され、計数器出力端ZAに印加されて
いるリセット情報状態が保持される。計数器出力端ZA
のこの状態は、予め定められた数のデータビットクロッ
クdbt後比較器出力端VA2に転送もしくはリセット
情報dr1が印加され計数Zをリセットするまで、もし
くは端末装置内部バイトクロックパルスが終了するまで
維持され、端末装置内部バイトクロックパルスもそれに
相当する期間だけ伸長される。後続の端末装置内部バイ
トクロックパルスであってパケット開始情報pa1に同
期しているバイトクロックパルスは、既に述べたように
、データビットクロックdbtの計数により発生されて
端末装置の爾後の処理を行うシステム系統に供給される
。
ット情報ur工により、計数器Zはリセットされる。即
ち、総ての計数レジスタは同じ2進情報にセットされて
、計数過程が新たに開始される。これによシ、計数出力
端ZAに発生される転送もしくはリセット情報uriは
、10個のデータビットに同期しピッドクロックパルス
長を有するバイトクロックの形態をとる。後続の遅延装
置■Zにおいて、バイト構成で到来するこの転送もしく
はリセット情報dr1は、最大10個のデータビットク
ロックdbtだけ遅延可能であり(有意味な遅延時間は
4個、5個または6個のデータビットクロックdbtに
対応する)、次いでバイトクロック発生装置BTEの出
力端Aに端末装置内部バイトもしくは処理クロックby
tとして利用することができる。更に、各バイトクロッ
クbyt当たり10のビットクロックdbtに対応し1
0個の段階で変えることができる。この端末装置内部バ
イトもしくは処理クロックbytは、相応の接続を介し
て、比較装置VEに内蔵されている論理積素子UDの第
2の入力端に転送される。この論理積機能により、遅延
装置の出力端Aにおけるバイトもしくは処理クロックb
ytの2進情報が、リセット後の計数器出力が有する2
進情報に対応する時にのみ計数器Zを停止しそれにより
バイトもしくは処理パルスの短縮を阻止し且つ妨害を阻
止することができる。また、並列記憶装置ps内にバイ
ト構成で記憶されている情報を遅延して端末装置に伝送
できるようにするために、並列記憶装置psの出力端に
は、端末装置内部バイトもしくは処理クロックbytに
よって制御される別の内部並列メモIJ IPSが接続
されている。第1の比較器出力端vA1におけるパケッ
ト開始バイトの第1番目の2進rOJの存在が保持情報
h1の伝送により検出されると、計数器Zにおける計数
過程は直ちに停止され、計数器出力端ZAに印加されて
いるリセット情報状態が保持される。計数器出力端ZA
のこの状態は、予め定められた数のデータビットクロッ
クdbt後比較器出力端VA2に転送もしくはリセット
情報dr1が印加され計数Zをリセットするまで、もし
くは端末装置内部バイトクロックパルスが終了するまで
維持され、端末装置内部バイトクロックパルスもそれに
相当する期間だけ伸長される。後続の端末装置内部バイ
トクロックパルスであってパケット開始情報pa1に同
期しているバイトクロックパルスは、既に述べたように
、データビットクロックdbtの計数により発生されて
端末装置の爾後の処理を行うシステム系統に供給される
。
本発明による装置の総ての7ステム構成要素は、フェア
チャイルド(Fairchild )社の「高速100
にシリーズ」の集積ECL回路、プログラミング可能な
論理アレイまたは顧客毎に特別なデートアレイ回路技術
を用いて実現可能である。例えば、個々のシステム要素
として、下記のようなECLもしくはPL、A回路を用
いて実現することができる。
チャイルド(Fairchild )社の「高速100
にシリーズ」の集積ECL回路、プログラミング可能な
論理アレイまたは顧客毎に特別なデートアレイ回路技術
を用いて実現可能である。例えば、個々のシステム要素
として、下記のようなECLもしくはPL、A回路を用
いて実現することができる。
直−並列変換装置SPU、
直−並列メモリ ps、
内部並列メモリ IPS : Floo 141計数器
z : Floo 136 遅延装置vz : Floo 102 比較装置VE、論理積及び論理和素子: PLA回路 発明の効果 本発明によシ、端末装置内部のバイトクロック及び処理
クロックパルスに圧縮が生ぜず、バイトクロック同期中
の短時間の妨害を回避することができる。
z : Floo 136 遅延装置vz : Floo 102 比較装置VE、論理積及び論理和素子: PLA回路 発明の効果 本発明によシ、端末装置内部のバイトクロック及び処理
クロックパルスに圧縮が生ぜず、バイトクロック同期中
の短時間の妨害を回避することができる。
図面は本発明が適用されるデータ伝送処理システムをブ
ロックダイアグラムで示す図である。
ロックダイアグラムで示す図である。
Claims (1)
- 【特許請求の範囲】 1、オプチカルファイバーデータ伝送に適したリング状
通信網のパケット伝送方式の直列データビット流からバ
イトクロックを導出し、導出されたバイトクロックを、
前記リング状通信網に接続されている端末装置の内部処
理クロックと同期するための装置であつて、前記データ
流においてそれぞれ1つのデータパケット開始情報を有
するデータパケット間に、総てのビット位置に同じ2進
情報を有する少なくとも1つの填隙情報を挿入し、前記
データビット流から導出されたビットクロックによりク
ロック制御される直−並列変換装置で前記直列データ流
を内部処理速度に適したバイトシーケンスに変換する装
置において、前記直−並列変換装置(SPU)の並列出
力端(SPA)を比較器(V)及び並列記憶装置(PS
)の入力端と接続し、前記比較器(V)において、一方
では前記填隙情報(fi)と異なるビット情報の検出後
保持情報(hi)を形成して論理積素子(UD)の第1
の入力端及び出力端を介し第1の比較器出力端(VA1
)に供給すると共に、他方ではパケット開始情報(pa
i)の検出後、転送/リセット情報(■ri)を形成し
て第2の比較器出力端(VA2)に導き、バイトクロッ
ク発生装置(BTE)内に設けられて前記データビット
クロック(dbt)でクロック制御される計数器(2)
を、前記第1の比較器出力端(VA1)に接続されてい
る保持入力端(HE)を介して供給される保持情報(h
i)が存在する場合に停止すると共に、論理和素子(O
D)の一方の入力端及び出力端並びにリセット入力端(
RE)を介して供給される転送/リセット情報(■ri
)が存在する場合に前記計数器(Z)をリセットし、前
記計数器出力(ZA)から送出される転送/リセット情
報(■ri)を遅延装置(VZ)並びに前記論理和素子
(OD)の第2の入力端に供給し、該論理和素子の出力
端を更に並列記憶装置(PS)の転送入力端 (UE)と接続し、前記遅延装置(VZ)において、前
記転送/リセット情報(■ri)は、バイト長に対応す
る数のデータビットクロック(dbt)だけ最大遅延可
能であると共にパルス−休止期間比(オン・オフ比)を
変えることができ、次いで、出力端(A)を介し、バイ
ト構成の内部バイト/処理クロック (byt)として内部並列記憶装置(IPS)のバイト
入力端(BYE)に印加され、さらに前記転送/リセッ
ト情報(■ri)により前記並列データは前記並列記憶
装置(PS)に伝送されると共に前記バイト/処理クロ
ック (byt)で前記並列記憶装置(IPS)に伝送される
ことを特徴とする装置。 2、直−並列変換装置(SPU)に、1つのデータパケ
ットバイトのビット位置の数に対応する数のレジスタを
設け、パケット開始情報 (pai)の始めに填隙情報(fi)に対応する情報が
存在する場合に、前記レジスタの数を該填隙情報(fi
)に対して異なる最初のビット情報の出現まで存在する
前記填隙情報のビット数に対応する数だけ増加する特許
請求の範囲第1項記載の装置。 3、パケット開始/填隙ビット情報(Pai、fi)を
、バイト長を有する定められたビットシーケンスで実現
する特許請求の範囲第1項または第2項記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3632842.1 | 1986-09-26 | ||
DE3632842 | 1986-09-26 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6387839A true JPS6387839A (ja) | 1988-04-19 |
Family
ID=6310476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62239109A Pending JPS6387839A (ja) | 1986-09-26 | 1987-09-25 | データビツト流から導出されるバイトクロツクを端末装置のバイト構成の処理クロツクと同期するための装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4792966A (ja) |
EP (1) | EP0262457A1 (ja) |
JP (1) | JPS6387839A (ja) |
AU (1) | AU576704B2 (ja) |
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- 1987-09-25 AU AU78972/87A patent/AU576704B2/en not_active Ceased
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