JP2006511142A - フレーム同期化デバイス及び方法 - Google Patents
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Abstract
Description
それぞれがある予め定義されたフレームヘッダを含む複数のフレームに編成されたシリアルビットストリームとしてデジタルデータが伝送されるバイナリデータ伝送システムのために、
シリアル入力部分とパラレル出力部分とを含み、少なくともあるフレームのビットの数と同数の段を有し、前記シリアルビットストリームを受信し、前記フレームをある連続する順番にて出力するシリアル入力パラレル出力シフトレジスタ手段を備えているフレーム同期化デバイスであって、
前記パラレル出力部分の出力にフレームヘッダが存在するか否かを検出し、存在しない場合は、同期が達成されるまで、前記シリアル入力部分内のビットをある段から次の段にシフトするために必要とされる少なくとも1時間周期だけ前記パラレル出力部分からのフレームの出力が遅延されるように前記シフトレジスタ手段を制御するための制御手段を備えることを特徴とするデバイスが提供される。
それぞれがある予め定義されたフレームヘッダを含む複数のフレームに編成されたシリアルビットストリームとしてデジタルデータが伝送されるバイナリデータ伝送システムのために、
あるフレームのビットの数と少なくとも同数の段を有するシリアル入力パラレル出力シフトレジスタ手段のシリアル入力部分に前記シリアルビットストリームを入力するステップと、前記シフトレジスタ手段のパラレル出力部分からある連続する順番にて前記フレームを出力するステップとを備えたフレーム同期化方法であって、
更に、
前記パラレル出力部分の出力内にフレームヘッダが存在するか否かを検出するステップと、
存在しない場合は、前記パラレル出力部分からのフレームの出力を、前記シリアル入力部分内のビットをある段から次の段にシフトするために必要とされる少なくとも1時間周期だけ、同期化が達成されるまで遅延するステップと、
を含むことを特徴とする方法が提供される。
Claims (15)
- それぞれがある予め定義されたフレームヘッダを含む複数のフレームに編成されたシリアルビットストリームとしてデジタルデータが伝送されるバイナリデータ伝送システムのために、
シリアル入力部分とパラレル出力部分とを含み、少なくともあるフレームのビットの数と同数の段を有し、前記シリアルビットストリームを受信し、前記フレームをある連続する順番にて出力するシリアル入力パラレル出力シフトレジスタ手段を備えているフレーム同期化デバイスであって、
前記パラレル出力部分の出力にフレームヘッダが存在するか否かを検出し、存在しない場合は、同期が達成されるまで、前記シリアル入力部分内のビットをある段から次の段にシフトするために必要とされる少なくとも1時間周期だけ前記パラレル出力部分からのフレームの出力が遅延されるように前記シフトレジスタ手段を制御するための制御手段を備えることを特徴とするデバイス。 - 前記制御デバイスは、同期化に達するまで、あるフレームの出力の前記遅延が数回反復されるように適応される請求項1記載のデバイス。
- 前記フレームは、固定長である請求項1または2記載のデバイス。
- 前記フレームは、バイトである請求項3記載のデバイス。
- 前記シフトレジスタ手段の前記パラレル出力部分をクロッキングする第一のクロックパルスを生成するための第一のクロック手段を備え、前記制御手段は前記シリアル入力部分内のビットをある段から次の段にシフトするために必要とされる少なくとも1時間周期だけ前記第一のクロックパルスが遅延されるように前記第一のクロック手段を制御する請求項1乃至4の少なくとも1つに記載のデバイス。
- 各フレームはNビットを含み、前記シフトレジスタ手段の前記シリアル入力部分をクロッキングするための第二のクロックパルスを生成する第二のクロック手段が設けられ、前記第一のクロック手段は、前記第二のクロックパルスを、前記第二のクロックパルスの時間周期よりN倍長い時間周期を有する前記第一のクロックパルスに変換し、前記制御手段は、前記第一のクロックパルスが前記第二のクロックパルスの少なくとも1時間周期だけ遅延されるように前記第一のクロック手段を制御するように適応されることを特徴とする請求項5記載のデバイス。
- 前記制御手段は、”キック・ピン”制御信号を前記第一のクロック手段に供給するように適応され、前記第一のクロック手段は、前記シフトレジスタ手段の前記シリアル入力部分内のビットをある段から次の段にシフトするために必要とされる少なくとも1時間周期だけ前記制御信号によって阻止されるように適応されることを特徴とする請求項5または6記載のデバイス。
- それぞれがある予め定義されたフレームヘッダを含む複数のフレームに編成されたシリアルビットストリームとしてデジタルデータが伝送されるバイナリデータ伝送システムのために、
あるフレームのビットの数と少なくとも同数の段を有するシリアル入力パラレル出力シフトレジスタ手段のシリアル入力部分に前記シリアルビットストリームを入力するステップと、前記シフトレジスタ手段のパラレル出力部分からある連続する順番にて前記フレームを出力するステップとを備えたフレーム同期化方法であって、
更に、
前記パラレル出力部分の出力内にフレームヘッダが存在するか否かを検出するステップと、
存在しない場合は、前記パラレル出力部分からのフレームの出力を、前記シリアル入力部分内のビットをある段から次の段にシフトするために必要とされる少なくとも1時間周期だけ、同期化が達成されるまで遅延するステップと、
を含むことを特徴とする方法。 - 前記あるフレームの前記出力を遅延するステップは、同期化が達成されるまで数回反復される請求項8記載の方法。
- 前記フレームは、固定長である請求項8または9記載の方法。
- 前記フレームは、バイトである請求項10記載の方法。
- 更に、前記シフトレジスタ手段の前記パラレル出力部分からの前記フレームの前記出力をクロッキングする第一のクロックパルスを生成するステップを含み、前記第一のクロックパルスは、前記シリアル入力部分内のビットがある段から次の段にシフトさせるために必要とされる少なくとも1時間周期だけ遅延されることを特徴とする請求項8乃至11のいずれかに記載の方法。
- 更に、前記シフトレジスタ手段の前記シリアル入力部分内への前記シリアルビットストリームの入力をクロッキングするための第二のクロックパルスを生成するステップと、
前記第二のクロックパルスを前記第二のクロックパルスの時間周期よりN倍長い時間周期を有する前記第一のクロックパルスに変換するステップと、を含み、
各フレームはNビットを含み、前記第一のクロックパルスは、前記第二のクロックパルスの少なくとも1時間周期だけ遅延されることを特徴とする請求項12記載の方法。 - 更に、前記シフトレジスタ手段の前記パラレル出力部分の前記出力内にフレームヘッダが検出されない場合は”キック・ピン”制御信号を生成するステップと、
前記シフトレジスタ手段の前記シリアル入力部分内のビットをある段から次の段にシフトするために必要とされる少なくとも1時間周期だけ前記制御信号によって前記第一のクロックパルスの生成を阻止するステップと、を含むことを特徴とする請求項12または13記載の方法。 - 請求項1記載のデバイスを備え或いは請求項8記載の方法を用いて動作し、シリアルデータが単一のチャネルを通じて輸送され、受信側において、更なる処理のためにパラレルデータに変換される、SONET/SDH或いはギガビットイーサネット等のデジタルデータ伝送システム。
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