CN101179372B - 数字通信系统的链路帧同步系统及方法 - Google Patents
数字通信系统的链路帧同步系统及方法 Download PDFInfo
- Publication number
- CN101179372B CN101179372B CN200610063519XA CN200610063519A CN101179372B CN 101179372 B CN101179372 B CN 101179372B CN 200610063519X A CN200610063519X A CN 200610063519XA CN 200610063519 A CN200610063519 A CN 200610063519A CN 101179372 B CN101179372 B CN 101179372B
- Authority
- CN
- China
- Prior art keywords
- module
- data
- frame synchronization
- frame
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
本发明公开了一种数字通信系统的链路帧同步系统及方法，所述方法包括以下步骤：步骤1：接收数据缓冲模块在时钟发生模块的控制下接收外部串行输入数据，对其进行串并转换后传送至帧同步模块；步骤2：所述帧同步模块将接收数据缓冲模块传送的数据存入寄存器和并行寄存器组阵列，并依次进行串行移位，每次串行移位后在并行寄存器组阵列的固定位置检测帧同步码组信息进行帧同步，将检测到的含有帧同步码组信息的帧数据传送至并行数据输出模块进行数据输出。本发明的数据通信系统的链路帧同步方法采用串并相结合的方法，实现链路帧同步时逻辑控制较为简单，大大减少了寄存器资源占用率。
Description
【技术领域】
本发明涉及数字通信系统，尤其涉及数字通信系统的链路帧同步系统及方法。
【背景技术】
DMR(Digital Mobile Radio数字移动无线对讲)无线通信标准是欧洲通信标准协会最新推出的一种数字集群标准，目前国内尚没有相应的产品出现。
在无线通信系统中，链路层帧同步装置的精确度直接影响到通信系统的稳定性。目前帧同步方案通常存在并行帧同步和串行帧同步两种方式。然而，所述DMR系统中一帧数据264比特，其中帧同步数据48比特，帧数据和同步数据均比较大，因此使用所述两种同步方案都会增加系统的逻辑复杂度和寄存器资源的占有率。由于DMR规定的帧数据和同步数据均比较大，采用串行帧同步方法时，在寻找到帧同步数据组后提取整个数据帧的过程中，将会增加系统的逻辑复杂度。而使用并行帧同步法可以比较快速准确的取出包含帧同步信息的帧数据，但是将会占用大量的内部寄存器资源。
【发明内容】
本发明所要解决的技术问题在于，提供一种数字通信系统的链路帧同步系统及方法，解决现有的链路帧同步方法占用大量内部寄存器资源的问题。
本发明所采用的技术方案为：提供一种数字通信系统的链路帧同步方法，所述方法包括以下步骤：
步骤1：接收数据缓冲模块在时钟发生模块的控制下接收外部串行输入数据，对其进行串并转换后传送至帧同步模块；
步骤2：所述帧同步模块将接收数据缓冲模块传送的数据存入其内部的寄存器和并行寄存器组阵列，并依次进行串行移位，每次串行移位后在并行寄存器组阵列的固定位置检测帧同步码组信息进行帧同步，将检测到的含有帧同步码组信息的帧数据传送至并行数据输出模块进行数据输出。
更具体地，所述步骤1中，所述接收数据缓冲模块缓冲外部串行输入的数据，并以16比特的并行寄存器组阵列的形式传送给所述帧同步模块。
更具体地，所述帧同步模块的并行寄存器组阵列包括17组并行的寄存器组，每个寄存器组包含16比特数据。
更具体地，所述步骤2还包括帧同步模块将帧数据信号传输给帧数据缓冲区模块，并通知并行数据输出模块取走帧数据。
更具体地，所述帧同步模块将接收数据缓冲模块传送的16比特数据的高8位送入帧同步模块的寄存器中，将读入的16比特数据的低8位送入帧同步模块的并行寄存器组阵列的第一个寄存器组的低8位中。
本发明还提供一种数字通信系统的链路帧同步系统，包括时钟发生模块、接收数据缓冲模块、帧同步模块、帧数据缓冲区模块及并行数据输出模块，所述帧同步模块将接收数据缓冲模块传送的数据存入其内部的寄存器和并行寄存器组阵列，并依次进行串行移位，每次串行移位后在并行寄存器组阵列的固定位置检测帧同步码组信息进行帧同步，将检测到的含有帧同步码组信息的帧数据传送至并行数据输出模块进行数据输出。
更具体地，所述接收数据缓冲模块缓冲外部串行输入的数据，并以16比特的并行寄存器阵列的形式传送给所述帧同步模块。
更具体地，所述帧同步模块的并行寄存器组阵列包括17组并行的寄存器组，每个寄存器组包含16比特数据。
更具体地，帧同步模块将帧数据信号传输给帧数据缓冲区模块，并通知并行数据输出模块取走帧数据
更具体地，所述帧同步模块将接收数据缓冲模块传送的16比特数据的高8位送入帧同步模块的8位寄存器中，将读入的16比特数据的低8位送入寄存器组阵列的第一个寄存器组的低8位中。
本发明与现有技术相比，有益效果在于：本发明的数字通信系统的链路帧同步方法采用串并相结合的方法，实现链路帧同步时逻辑控制较为简单，大大减少了寄存器资源占用率。
【附图说明】
图1为本发明的数字通信系统的链路帧同步系统示意图。
图2为图1的帧同步模块的帧同步示意图。
图3为图1的帧同步模块的寄存器组阵列示意图。
图4为本发明的数字通信系统的链路帧同步方法示意图。
【具体实施方式】
如图1所示，本发明的数字通信系统的链路帧同步系统包括时钟发生模块、接收数据缓冲模块、帧同步模块、帧数据缓冲区模块及并行数据输出模块。所述时钟发生模块产生特定的时钟控制信号控制所述接收数据缓冲模块、帧同步模块、帧数据缓冲区模块及并行数据输出模块。所述接收数据缓冲模块接收外部串行数据进行缓冲和串并转换后送入帧同步模块。所述帧同步模块接收所述接收数据缓冲模块传输的数据进行帧同步检测，将检测到的含有同步码组信息的帧数据传送至帧数据缓冲区模块，并通知并行数据输出模块取走帧数据，所述并行数据输出模块接收通知后取走帧数据缓冲区模块的帧数据后以16比特的并行总线方式输出。
所述时钟发生模块产生特定的时钟信号对所述接收数据缓冲模块、帧同步模块、帧数据缓冲区模块、并行数据输出模块进行控制，使数据的传输速率和帧同步处理过程满足DMR标准要求。
所述时钟发生模块包括输入缓冲器、数字时钟转换器(DCM)及分频器。FPGA的75MHz外部系统时钟通过输入缓冲器连接到数字时钟转换器，数字时钟转换器的输出信号接入分频器，经分频后输出4.8kHz和4.8MHz的时钟信号。所述输入缓冲器作为FPGA外部系统时钟与数字时钟转换器的连接缓冲区，可以提高高速时钟传输的稳定性，保证分频器产生时钟的正确性。所述数字时钟转换器将FPGA外部系统时钟(75MHz)转换为48MHz。转换原则是先将FPGA外部系统时钟(75MHz)倍频16倍，再分频25次，便可获得48MHz的输出时钟。所述接收数据缓冲模块接收外部串行数据，进行串并转换，并送入帧同步模块。
所述时钟发生模块用产生4.8kHz的时钟信号控制数据接收缓冲区模块，使其接收外部数据。
所述接收数据缓冲模块在4.8kHz的时钟控制下接收外部串行传输进来的比特数据，当接收满16比特后，便送出一个使能信号通知帧同步模块取走数据。接收数据缓冲模块和帧同步模块之间的数据传输为16比特的并行传输模式。
所述帧同步模块在4.8MHz的时钟控制下工作，将检测接收数据缓冲模块传输的信息，检测到所述接收数据缓冲模块传输的使能信号时便读入数据进行处理，进行帧同步。
所述帧同步模块包括8位寄存器及寄存器组阵列。如图3所示，所述帧同步模块的并行寄存器组阵列是由17组并行的寄存器组构成，每个寄存器组包含16比特数据，因此每个寄存器阵列可以存储272比特数据。
如图2所示，当检测到接收数据缓冲模块送来的使能信号时，便读入16比特并行数据，并将读入的16比特数据的高8位送入帧同步模块的8位寄存器中，将读入的16比特数据的低8位送入寄存器组阵列的第一个寄存器组的低8位中。
当所述帧同步模块接收到接收数据缓冲模块传输的16比特并行数据存入到8位寄存器和帧同步模块的并行寄存器组阵列的第一个寄存器组的低8位后进行串行移位操作。串行移位时，8位寄存器和帧同步模块的并行寄存器组阵列的第一个寄存器组的低8位中的16比特数据开始串行移位一次，将其后的寄存器组的数据以16为单位依次串行移位。
所述并行寄存器组阵列在时钟发生模块的4.8MHz的时钟控制下，每个时钟周期内并行寄存器组阵列的数据串行移位一次。所述并行寄存器组阵列中的数据每移位一次，帧同步模块对移位得到的并行寄存器组阵列中的数据进行一次帧同步码组的检测。
所述帧同步模块对并行寄存器组阵列数据的串行移位次数是16次。当移位次数满16次后，帧同步模块等待数据缓冲区模块送来使能信号，进入下一次帧同步查找操作。所述帧同步模块的通过并行寄存器组阵列数据的串行移位操作，进行帧同步码组判断，均在一个4.8MHz的时钟周期内完成。
所述帧同步模块通过对接收数据缓冲模块的并行16比特数据及并行寄存器组阵列进行串行移位操作，保证了帧同步码组在并行寄存器组阵列中出现的位置是固定的。所述帧同步模块只需判断寄存器组阵列数据每一次串行移位后，寄存器组阵列的特定位置上的数据是否为帧同步码组，如果是，则表示帧数据同步上，否则继续下一次的串行移位处理。
所述帧同步模块在帧数据同步上之后，将并行寄存器组阵列中保存的帧数据传输至帧数据缓冲区模块的17×16比特的存储模块中。数据传输过程由4.8MHz时钟控制。当帧数据全部传输至所述帧数据缓冲区模块后，帧同步模块给并行数据输出模块发送信号，通知取走数据。所述并行数据输出模块检测到信号后，开始从帧数据缓冲区模块读取帧数据并送出至外部模块。并行数据输出模块在时钟4.8MHz控制下工作。
如图4所示，本发明的数字通信系统的链路帧同步方法，具体包括如下步骤：
步骤1：接收数据缓冲模块在时钟发生模块的4.8kHz的时钟控制下接收外部串行输入数据，对其进行缓冲和串并转换后传送至帧同步模块。
所述接收数据缓冲模块缓冲外部串行输入的比特数据，并以并行16比特的并行寄存器组阵列的形式传送给所述帧同步模块。所述接收数据缓冲模块大小为16比特。
步骤2：所述帧同步模块对接收的数据进行同步检测，将检测到的含有帧同步码组信息的帧数据传送至帧数据缓冲区模块进行存储。
所述帧同步模块在4.8MHz的时钟控制下工作，将检测数据缓冲区模块传输的信息，检测到所述帧数据缓冲区模块传输的使能信号时便读入数据进行处理，实现帧同步。
所述帧同步模块将接收数据缓冲模块传送的数据按一定的原则存入一个并行寄存器阵列，所述一定原则是指：将接收数据缓冲模块传送的16比特数据的高8位送入帧同步模块的8位寄存器中，将传送的16比特数据的低8位送入并行寄存器组阵列的第一个寄存器组的低8位中。
DMR系统中规定一帧数据为264比特，其中帧同步码组48比特，位于帧数据的中间部分，帧同步码组的前后部分另外各有108比特数据。当所述接收数据为DMR帧数据时，该帧数据在并行寄存器组阵列的排列也符合DMR帧数据的格式规定，应此对帧同步码组的检测，只需要在并行寄存器组阵列的特定位置检测便可。
当所述帧同步模块接收到接收数据缓冲模块传输的16比特并行数据存入到8位寄存器和帧同步模块的并行寄存器组阵列第一个寄存器组的低8位后所述帧同步模块进行串行移位操作。串行移位时，8位寄存器和帧同步模块的并行寄存器组阵列第一个寄存器组的低8位中的16比特数据开始串行移位一次，将其后的寄存器组的数据以16为单位依次串行移位。
所述并行寄存器组阵列在时钟发生模块的4.8MHz的时钟控制下，每个时钟周期内寄存器组阵列的数据串行移位一次。所述并行寄存器组阵列中的数据每移位一次，帧同步模块对移位得到的并行寄存器组阵列中的数据进行一次帧同步码组的检测。
所述帧同步模块对并行寄存器组阵列数据的串行移位次数是16次。当移位次数满16次后，帧同步模块等待数据缓冲区模块送来使能信号，进入下一次帧同步查找操作。所述帧同步模块的并行寄存器组阵列数据的串行移位操作，进行帧同步码组判断，均在一个4.8MHz的时钟周期内完成。
所述帧同步模块通过对接收数据缓冲模块的并行16比特取数及对并行寄存器组阵列的串行移位操作，保证了帧同步码组在并行寄存器组阵列中出现的位置是固定的。所述帧同步模块只需判断并行寄存器组阵列数据每一次串行移位后，并行寄存器组阵列的特定位置上的数据为帧同步码组时表示帧数据同步上，不是帧同步码组时则继续下一次的串行移位处理。
步骤3：所述帧同步模块将帧数据传输给帧数据缓冲区模块后发送信号通知并行数据输出模块取走帧数据。
所述帧同步模块在帧数据同步上之后，将寄存器组阵列中保存的帧数据传输至帧数据缓冲区模块的17×16比特的存储模块中。数据传输过程由4.8MHz时钟控制。当帧数据全部传输至所述帧数据缓冲区模块后，帧同步模块给并行数据输出模块发送信号，通知取走数据。所述并行数据输出模块检测到信号后，开始从帧数据缓冲区模块读取帧数据并送出至外部模块。并行数据输出模块在时钟4.8MHz控制下工作。
步骤4：所述并行数据输出模块收到帧同步模块发送的信号后从帧数据缓冲区模块取走帧数据进行输出。所述并行数据输出模块在时钟4.8MHz控制下工作。
Claims (10)
1.一种数字通信系统的链路帧同步方法，其特征在于，所述方法包括以下步骤：
步骤1：接收数据缓冲模块在时钟发生模块的控制下接收外部串行输入数据，对其进行串并转换后传送至帧同步模块；
步骤2：所述帧同步模块将接收数据缓冲模块传送的数据存入其内部的寄存器和并行寄存器组阵列，并依次进行串行移位，每次串行移位后在并行寄存器组阵列的固定位置检测帧同步码组信息进行帧同步，将检测到的含有帧同步码组信息的帧数据传送至并行数据输出模块进行数据输出。
2.如权利要求1所述的数字通信系统的链路帧同步方法，其特征在于，所述步骤1中，所述接收数据缓冲模块缓冲外部串行输入的数据，并以16比特的并行寄存器组阵列的形式传送给所述帧同步模块。
3.如权利要求1所述的数字通信系统的链路帧同步方法，其特征在于，所述帧同步模块的并行寄存器组阵列包括17组并行的寄存器组，每个寄存器组包含16比特数据。
4.如权利要求1所述的数字通信系统的链路帧同步方法，其特征在于，所述步骤2还包括帧同步模块将帧数据信号传输给帧数据缓冲区模块，并通知并行数据输出模块取走帧数据。
5.如权利要求2或3所述的数字通信系统的链路帧同步方法，其特征在于，所述帧同步模块将接收数据缓冲模块传送的16比特数据的高8位送入帧同步模块的寄存器中，将读入的16比特数据的低8位送入并行寄存器组阵列的第一个寄存器组的低8位中。
6.一种数字通信系统的链路帧同步系统，包括时钟发生模块、接收数据缓冲模块、帧同步模块、帧数据缓冲区模块及并行数据输出模块，其特征在于，所述帧同步模块将接收数据缓冲模块传送的数据存入其内部的寄存器和并行寄存器组阵列，并依次进行串行移位，每次串行移位后在并行寄存器组阵列的固定位置检测帧同步码组信息进行帧同步，将检测到的含有帧同步码组信息的帧数据传送至并行数据输出模块进行数据输出。
7.如权利要求6所述的数字通信系统的链路帧同步系统，其特征在于，所述接收数据缓冲模块缓冲外部串行输入的数据，并以16比特的并行寄存器组阵列的形式传送给所述帧同步模块。
8.如权利要求6所述的数字通信系统的链路帧同步系统，其特征在于，所述帧同步模块的并行寄存器组阵列包括17组并行的寄存器组，每个寄存器组包含16比特数据。
9.如权利要求6所述的数字通信系统的链路帧同步系统，其特征在于，帧同步模块将帧数据信号传输给帧数据缓冲区模块，并通知并行数据输出模块取走帧数据。
10.如权利要求7或8所述的数字通信系统的链路帧同步系统，其特征在于，所述帧同步模块将接收数据缓冲模块传送的16比特数据的高8位送入帧同步模块的寄存器中，将读入的16比特数据的低8位送入帧同步模块的并行寄存器组阵列的第一个寄存器组的低8位中。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200610063519XA CN101179372B (zh) | 2006-11-07 | 2006-11-07 | 数字通信系统的链路帧同步系统及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200610063519XA CN101179372B (zh) | 2006-11-07 | 2006-11-07 | 数字通信系统的链路帧同步系统及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101179372A CN101179372A (zh) | 2008-05-14 |
| CN101179372B true CN101179372B (zh) | 2010-09-15 |
Family
ID=39405473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200610063519XA Active CN101179372B (zh) | 2006-11-07 | 2006-11-07 | 数字通信系统的链路帧同步系统及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101179372B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102291676A (zh) * | 2011-08-09 | 2011-12-21 | 深圳科立讯电子有限公司 | Dmr通讯终端在通话过程中实时更新gps信息的方法 |
| CN103078727B (zh) * | 2013-01-06 | 2015-09-02 | 中国电子科技集团公司第十研究所 | 提高数传接收机帧同步性能的方法 |
| CN103107861B (zh) * | 2013-01-18 | 2016-03-23 | 熊猫电子集团有限公司 | 抗滑码的帧同步方法 |
| CN108306702B (zh) * | 2017-12-14 | 2024-07-05 | 张家港康得新光电材料有限公司 | 一种同步码检测系统 |
| CN107911206B (zh) * | 2017-12-29 | 2023-03-24 | 陕西烽火电子股份有限公司 | 一种面向比特的同步通信方法 |
| CN115378533A (zh) * | 2021-05-20 | 2022-11-22 | 海能达通信股份有限公司 | 一种提高帧同步率的方法、装置和计算机可读存储介质 |
| CN113688083B (zh) * | 2021-07-20 | 2024-05-17 | 天津津航计算技术研究所 | 一种基于同步422接口的数据帧头识别系统及方法 |
| CN114465688B (zh) * | 2021-10-27 | 2023-05-16 | 国芯科技(广州)有限公司 | 一种缩短校准与同步总时长的帧同步系统 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1157070A (zh) * | 1994-07-15 | 1997-08-13 | 阿玛提通讯公司 | 多载波传输系统中的帧同步 |
| US6246736B1 (en) * | 1998-08-19 | 2001-06-12 | Nortel Networks Limited | Digital signal framing systems and methods |
| CN1304237A (zh) * | 2000-01-13 | 2001-07-18 | 日本电气株式会社 | 帧同步检测电路 |
| CN1729639A (zh) * | 2002-12-19 | 2006-02-01 | 皇家飞利浦电子股份有限公司 | 帧同步设备和方法 |
-
2006
- 2006-11-07 CN CN200610063519XA patent/CN101179372B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1157070A (zh) * | 1994-07-15 | 1997-08-13 | 阿玛提通讯公司 | 多载波传输系统中的帧同步 |
| US6246736B1 (en) * | 1998-08-19 | 2001-06-12 | Nortel Networks Limited | Digital signal framing systems and methods |
| CN1304237A (zh) * | 2000-01-13 | 2001-07-18 | 日本电气株式会社 | 帧同步检测电路 |
| CN1729639A (zh) * | 2002-12-19 | 2006-02-01 | 皇家飞利浦电子股份有限公司 | 帧同步设备和方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101179372A (zh) | 2008-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101179372B (zh) | 数字通信系统的链路帧同步系统及方法 | |
| CN1747376B (zh) | 同步装置和半导体装置 | |
| CN101242230B (zh) | 时间同步辅助设备、时钟同步设备、主通信站和从通信站 | |
| CN102123060B (zh) | 一种基于fpga的误码测试方法 | |
| US8006008B2 (en) | Apparatus and method for data processing having an on-chip or off-chip interconnect between two or more devices | |
| CN102147785A (zh) | 串行数据接收器电路装置和串行数据接收方法 | |
| CN103678209A (zh) | 基于串行外围设备接口总线的数据传输方法和系统 | |
| CN107317644A (zh) | 一种兼容突发和连续数据的帧同步装置 | |
| CN103369662A (zh) | 适配器、基带处理单元和基站系统 | |
| CN102201848A (zh) | 基于发射天线的多通道同步上变频系统及方法 | |
| CN100366006C (zh) | 通用串行总线物理层收发器嵌入式自我测试的方法及装置 | |
| CN101807953A (zh) | 无线传感网络多信道数据整合中心节点 | |
| CN101765199B (zh) | 一种通信网络系统及系统内时间同步方法和otn设备 | |
| CN106933767A (zh) | 一种适用于jesd204b协议的逗号检测和字对齐方法及系统 | |
| CN101847135A (zh) | 串接通信系统及其通信方法 | |
| CN103107862A (zh) | 逻辑器件及其mdio数据发送方法 | |
| CN101300773A (zh) | 数据接口及寻求同步的方法 | |
| CN102946293B (zh) | 一种基于ds编码的并行接收方法及其装置 | |
| CN115766332B (zh) | 串行通信装置、串行通信系统及串行通信方法 | |
| CN107066419A (zh) | 可扩展的自适应n×n通道数据通信系统 | |
| CN101026448A (zh) | 一种同步通信系统时钟再生方法及系统 | |
| CN103840934B (zh) | 一种基于时钟自动恢复的开销传递方法及装置 | |
| CN105163064A (zh) | 一种嵌入式网络视频数据采集传输系统及方法 | |
| CN203054827U (zh) | 基于串行外围设备接口总线的数据传输系统 | |
| CN113722254B (zh) | 一种适用于工业控制现场的多主机通讯总线系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |