CN114465688B - 一种缩短校准与同步总时长的帧同步系统 - Google Patents

一种缩短校准与同步总时长的帧同步系统 Download PDF

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Abstract

本发明公开了一种缩短校准与同步总时长的帧同步系统及方法。本发明系统包括：延时模块、校准执行模块、判决模块、移位寄存器阵列、相关运算模块。解调模块输出的解调数据分为两路，一路直接进入校准执行模块，另一路经过延时模块进入校准执行模块。本发明在相关运算前加入延时模块，对部分接收数据进行一定长度的延时。延时部分的数据不是即时在相关运算中生效，延时的时长用于校准过程，以此缩短校准过程与同步过程的总时长。相对于有效数据到达的时间点，接收机提前打开的时间点适当后延，等同缩短接收机工作时间。同样时间内采用本发明提出的帧同步方法的系统，接收机工作的总时长将被缩短，可有效的降低接收机的动态功耗。

Description

一种缩短校准与同步总时长的帧同步系统
技术领域
本发明属于无线通信技术领域，涉及一种缩短校准与同步总时长的帧同步系统。
背景技术
在无线通信技术飞速发展的今天，通信系统性能的日益提升，必然对射频芯片的性能提出了更高的要求。为了达到更好的接收性能，射频接收机在接收有用信号前，必须在极短的时间内完成一种甚至多种校准，例如增益控制(AGC)、频偏校准(frequency offsetcancellation)，直流校准(dc offset cancellation)等，这些校准都必须在每次进入接收模式时进行，每种校准都需要一定的时间来完成，而且为了避免两种校准过程中互相干扰导致校准结果出现误差，因此不能同时完成，为了不影响有效数据的接收，就只能选择提前进入接收模式或者尽量缩短校准时长，前者会造成整体功耗的增加，而后者则会降低校准的精确度。
发明内容
本发明的目的就是提供一种缩短校准与同步总时长的帧同步系统。
本发明系统包括：延时模块、校准执行模块、判决模块、移位寄存器阵列、相关运算模块；
所述的延时模块，用于将解调后的数据进行延时，延时时长大于校准时长与相关运算时长重叠的时长；
所述的校准执行模块，用于将校准结果作用于解调数据，将校准结果从解调数据中减除；
所述的判决模块，用于将解调输出的数据根据设定规则转换成单bit的数据；
所述的移位寄存器阵列，用于存储过采样时钟对解调数据进行采样得到的采样数据；移位寄存器分为两段，一段对未延时信号进行移位，另一段对延时信号进行移位，总长度等于同步码长度；两段的长度均通过配置改变；
所述的相关运算模块，用于将移位寄存器中对应位与已知的同步码进行相关运算。
解调模块输出的解调数据分为两路，一路直接进入校准执行模块，另一路经过延时模块进入校准执行模块；在校准执行模块中，没有延时的一路数据，直接将校准结果作用于解调数据，即将校准结果从解调数据中减除，得到校准后非延时数据；有延时的另一路数据，则将对应时刻的校准结果进行延时，延时后的校准结果作用于解调数据，即将延时后的校准结果从延时后的解调数据中减除，得到校准后延时数据；
校准后非延时数据和校准后延时数据经判决模块转换成1bit的数据，取数据符号位，然后取反，即大于等于0时输出二进制1，小于0时输出二进制0；校准后非延时数据和校准后延时数据分别进行转换，转换完成后送至移位寄存器阵列；
所述的移位寄存器阵列由OS个N位移位寄存器组成，整个阵列的容量为N×OSbit，其中N为同步码的长度，OS为过采样时钟相对于数据传输速率的过采样倍数；每个N位移位寄存器分成两段，第一段A1用于给校准后非延时数据进行移位，长度为M bit，第二段A2用于给校准后延时数据进行移位进行移位，长度为(N-M)bit，根据数据符号速率Fsymbol与系统所需延时时长Tdelay设置M＝Tdelay×Fsymbol；校准后非延时数据的一个bit，从进入第一段A1到移出所需时间为Tdelay，丢掉超出长度M的数据，校准后延时数据由第一个bit开始进入第二段A2，第一段A1和第二段A2将接收到的解调数据拼接成完整数据段；
拼接完整的数据段在相关运算模块中采用按位异或的方式与同步码进行相关同步运算，得到N个异或结果，然后将N个结果相加，相加值越小表示相关度越高，当相加值小于预设阈值则认为相关成功，输出相关成功对应的同步脉冲。
本发明提出的一种缩短校准与同步总时长的帧同步的系统，在相关运算前加入延时模块，对部分接收数据进行一定长度的延时，延时的长度可根据实际射频接收机校准过程与接收同步码的重叠部分的时长来决定。延时部分的数据，由于不是即时在相关运算中生效，因此延时的时长可以用于校准过程，以此缩短校准过程与同步过程的总时长。相对于有效数据到达的时间点，接收机提前打开的时间点可以适当后延，等同于缩短了接收机的工作时间。在进行数据一致的通信时，同样时间内采用本发明提出的帧同步方法的系统，接收机工作的总时长将被缩短，可有效的降低接收机的动态功耗。
在多模无线通信芯片中，不通模式下可能会有不同长度的同步码，接收通道进行校准所需的时间也可能有所差异。因此本发明中提出的一种缩短校准与同步总时长的帧同步的方法及装置，可以对延时的深度，同步码的长度以及移位寄存器阵列中移位寄存器的深度以及两个分段各自的长度都分别进行配置，以适应多模通信对帧同步的需求，最大限度的节省硬件资源。
本发明提出的一种缩短校准与同步总时长的帧同步的系统，可有效缩短同步过程与校准过程的总时长，可有效的降低动态功耗。本发明在相关运算前引入延时机制，对部分接收数据进行一定长度的延时，使校准模块能够利用延时的这部分时间完成校准，使校准过程与帧同步过程可以有部分时间的重叠，以此缩短接收机的工作时间，可以有效的降低接收机的动态功耗，降低系统设计难度。
附图说明
图1为常规帧同步示意图；
图2为改进的常规帧同步示意图；
图3为本发明系统的结构示意图；
图4为本发明与常规帧同步时长比较图。
具体实施方式
常规帧同步如图1所示，以OS倍过采样时钟对N位的接收数据进行采样，并移入移位寄存器中，与同样OS倍过采样的N位同步码进行相关运算，相关度高于阈值则表示帧同步成功。
由于通过寄存器配置的同步码是已知且固定的，所以在一个symbol的持续期间，过采样时钟对配置同步码的同一bit的所有采样值都是一样的，因此不需要预留NxOS bit的空间来存放配置同步码，接收数据任一bit的1～OS个采样点，都与配置同步码中对应bit的值进行相关即可，因此只需预留N bit的同步码储存空间就够了。图1可以简化如图2，对同步码的储存空间可缩减到图2的1/OS。
当接收通道稳定的时候，图1和图2的帧同步电路都能正确得进行同步相关运算，但如果在接收同步码的时候，校准过程未完成导致接收通道未稳定，则会导致接收解调数据本身不稳定，从而使相关运算出错，为了保证帧同步相关运算的准确性，提高接收机的性能，必须保证进行相关运算时所用到的数据都是校准完成的。
如图3所示，一种缩短校准与同步总时长的帧同步系统，即相关器，包括延时模块1、校准执行模块2、判决模块3、移位寄存器阵列4、相关运算模块5。
延时模块1，用于把解调后的数据进行延时，延时时长大于校准时长与相关运算时长重叠的时长。考虑到校准精度问题，校准时长可配置长短，因此延时模块的深度也可配置。
校准执行模块2，用于将校准结果作用于解调数据，将校准结果从解调数据中减除。
判决模块3，用于把解调输出的数据根据设定规则转换成单bit的数据。
移位寄存器阵列4，用于存储过采样时钟对解调数据进行采样得到的采样数据；移位寄存器分为两段，一段对未延时信号进行移位，一段对延时信号进行移位，总长度等于同步码长度。根据通信模式的不同，同步码的长度可能不一样，且未延时信号对应的移位寄存器的深度，应与延时模块对应的延时时长一致，因此移位寄存器中两段的长度均可通过配置改变。
相关运算模块5，用于将移位寄存器中对应位与已知的同步码进行相关运算。
帧同步方法是：解调模块输出的解调数据分为两路，其中一路直接进入校准执行模块，另一路经过延时模块进入校准执行模块；在校准执行模块中，没有延时的一路数据，直接将校准结果作用于解调数据，即将校准结果从解调数据中减除，得到校准后非延时数据；有延时的另一路数据，则将对应时刻的校准结果进行延时，校准结果与数据进行同样时长延时，延时后的校准结果作用于解调数据，即将延时后的校准结果从延时后的解调数据中减除，得到校准后延时数据，确保校准结果与数据是同一时刻的，不会因时间偏差造成校准结果与数据不对应。
校准后非延时数据和校准后延时数据经判决模块转换成1bit的数据，取数据符号位，然后取反，即大于等于0时输出二进制1，小于0时输出二进制0；校准后非延时数据和校准后延时数据分别进行转换，转换完成后送至移位寄存器阵列。
移位寄存器阵列由OS个N位移位寄存器组成，整个阵列的容量为N×OS bit，其中N为同步码的长度，OS为过采样时钟相对于数据传输速率的过采样倍数。每个N位移位寄存器分成两段，第一段A1用于给校准后非延时数据进行移位，长度为M bit，第二段A2用于给校准后延时数据进行移位进行移位，长度为(N-M)bit，根据数据符号速率Fsymbol与系统所需延时时长Tdelay设置M＝Tdelay×Fsymbol；校准后非延时数据的一个bit，从进入第一段A1到移出所需时间为Tdelay，丢掉超出长度M的数据，校准后延时数据由第一个bit开始进入第二段A2，第一段A1和第二段A2将接收到的解调数据拼接成完整数据段，保证不会丢失数据。
拼接完整的数据段在相关运算模块中采用按位异或的方式与同步码进行相关同步运算，得到N个异或结果，然后将N个结果相加，相加值越小表示相关度越高，当相加值小于预设阈值则认为相关成功，输出相关成功对应的同步脉冲。
该方法核心在于移位寄存器的应用，下面举例说明移位寄存器的工作机制。假设接收机的配置为：4倍过采样时钟(OS＝4)，数据速率为1MHz，即每一位接收解调数据的持续时间为1us，每个过采样时钟的周期为1/4us。同步码长度为10bit，因此每个移位寄存器的长度为10。假设相关过程与校准过程所重叠的时间为5us，因此配置延时模块的延时为5us。
cycle 1：bit1第一个采样点送入移位寄存器1的A1段第1位(最高位)；
cycle 2：bit1第二个采样点送入移位寄存器2的A1段第1位；
cycle 3：bit1第三个采样点送入移位寄存器3的A1段第1位；
cycle 4：bit1第四个采样点送入移位寄存器4的A1段第1位；
cycle 5：bit2第一个采样点送入移位寄存器1的A1段第1位，移位寄存器1的A1段其它数据右移一位；
cycle 6：bit2第二个采样点送入移位寄存器2的A1段的第1位，移位寄存器2的A1段其它数据右移一位；
cycle 7：bit2第三个采样点送入移位寄存器3的A1段的第1位，移位寄存器3的A1段其它数据右移一位；
……
cycle 20：bit5第四个采样点送入移位寄存器4的A1段第1位，移位寄存器4的A1段其它数据右移一位；
cycle 21：bit6第一个采样点送入移位寄存器1的A1段第1位，bit1第一个采样点延时5us后送入移位寄存器1的A2段第1位；
cycle 22：bit6第二个采样点送入移位寄存器2的A1段第1位，bit1第二个采样点延时5us后送入移位寄存器2的A2段第1位；
……
cycle40：bit10第四个采样点送入移位寄存器4的A1段第1位，bit5第四个采样点延时5us后送入移位寄存器4的A2段第1位；
至此所有10个bit接收数据共10×4＝40个采样的数据，已经全部填满移位寄存器阵列。
在实际的通信系统应用中，过采样率通常都会高于4倍，帧同步码通常也会大于10bit，此处仅以简单的数值举例说明。
本发明在相关运算前加入延时模块，对部分接收数据进行一定长度的延时，延时的长度可根据实际射频接收机校准过程与接收同步码的重叠部分的时长来决定。延时部分的数据，由于不是即时在相关运算中生效，因此延时的时长可以用于校准过程，以此缩短校准过程与同步过程的总时长。相对于有效数据到达的时间点，接收机提前打开的时间点可以适当后延，等同于缩短了接收机的工作时间。在进行数据一致的通信时，同样时间内采用本发明提出的帧同步方法的系统，接收机工作的总时长将被缩短，可有效的降低接收机的动态功耗，如图4所示。

Claims (1)

1.一种缩短校准与同步总时长的帧同步系统，其特征在于，包括：延时模块、校准执行模块、判决模块、移位寄存器阵列、相关运算模块；
所述的延时模块，用于将解调后的数据进行延时，延时时长大于校准时长与相关运算时长重叠的时长；
所述的校准执行模块，用于将校准结果作用于解调数据，将校准结果从解调数据中减除；
所述的判决模块，用于将解调输出的数据根据设定规则转换成单bit的数据；
所述的移位寄存器阵列，用于存储过采样时钟对解调数据进行采样得到的采样数据；移位寄存器分为两段，一段对未延时信号进行移位，另一段对延时信号进行移位，总长度等于同步码长度；两段的长度均通过配置改变；
所述的相关运算模块，用于将移位寄存器中对应位与已知的同步码进行相关运算；
解调模块输出的解调数据分为两路，一路直接进入校准执行模块，另一路经过延时模块进入校准执行模块；在校准执行模块中，没有延时的一路数据，直接将校准结果作用于解调数据，即将校准结果从解调数据中减除，得到校准后非延时数据；有延时的另一路数据，则将对应时刻的校准结果进行延时，延时后的校准结果作用于解调数据，即将延时后的校准结果从延时后的解调数据中减除，得到校准后延时数据；
校准后非延时数据和校准后延时数据经判决模块转换成1bit的数据，取数据符号位，然后取反，即大于等于0时输出二进制1，小于0时输出二进制0；校准后非延时数据和校准后延时数据分别进行转换，转换完成后送至移位寄存器阵列；
所述的移位寄存器阵列由OS个N位移位寄存器组成，整个阵列的容量为N×OSbit，其中N为同步码的长度，OS为过采样时钟相对于数据传输速率的过采样倍数；每个N位移位寄存器分成两段，第一段A1用于给校准后非延时数据进行移位，长度为Mbit，第二段A2用于给校准后延时数据进行移位进行移位，长度为(N-M)bit，根据数据符号速率Fsymbol与系统所需延时时长Tdelay设置M＝Tdelay×Fsymbol；校准后非延时数据的一个bit，从进入第一段A1到移出所需时间为Tdelay，丢掉超出长度M的数据，校准后延时数据由第一个bit开始进入第二段A2，第一段A1和第二段A2将接收到的解调数据拼接成完整数据段；
拼接完整的数据段在相关运算模块中采用按位异或的方式与同步码进行相关同步运算，得到N个异或结果，然后将N个结果相加，相加值越小表示相关度越高，当相加值小于预设阈值则认为相关成功，输出相关成功对应的同步脉冲。
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