CN107066419A - 可扩展的自适应n×n通道数据通信系统 - Google Patents

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Abstract

本发明公开了一种可扩展的自适应N×N通道数据通信系统。其微控制器在由GPS接收机提供的PPS信号的触发下开始工作，数据收发通道中的PLL产生时钟电路被数据中的时间信息触发，产生不同频率的时钟信号，一部分用来驱动数据读写控制模块控制收发通道对数据的读写操作，一部分通过多路选通器驱动收发通道模块中的各器件工作。收发通道拥有N个收发通道的前端与外界元器件连接时使用N位并行数据总线，在后端则能连接N个元器件进行容量的扩展。本发明利用FPGA实现通道扩展，使数据采集精度和传输速率大幅提高，既能提高传输时的数据带宽，也能提高系统的负载能力，FPGA可现场编程的特性能实现系统的远程维护和升级。

Description

可扩展的自适应N×N通道数据通信系统
技术领域
本发明涉及通道可扩展的高速通信技术，特别涉及一种可扩展的自适应N×N通道数据通信系统。
背景技术
随着通信技术的发展，串口通信是一种已迅速发展成为热点的通信技术，为高速获取和传递数据提供了重要手段，常常会被用于微控制单元(Microcontroller Unit，MCU)之间的通信。传统的串口通信通常采用单片机或数字信号处理器(Digital SignalProcessing，DSP)及外围芯片等来实现,各种功能要靠软件的运行来实现,这就使得执行的速度和效率受到了很大的限制。同时MCU只带少量串口，无法满足多路通信要求，并且一般MCU的串口在接收大量数据时会频繁地处理中断，降低了MCU的工作效率。
在高速串行数据通信中，现场可编程门阵列 (Field Programmable GateArrays，FPGA)拥有硬件可定制特点，所有功能可以利用硬件实现，使得数据采集精度和传输速率大幅度提高，灵活性和扩展性得以优化。同时利用FPGA可现场编程的特性可方便实现系统的远程维护和升级。
总之，现有技术的缺陷主要体现在：系统时钟频率低，接口种类少，造成系统采集通道数有限，传输速率低，接口种类单一，灵活性差，且移植性较差，调试比较繁琐需进行多次系统联试来验证其正确性。如果运用复杂的算法对这些数据进行处理，需要较长的时间，也会给硬件设备带来较大的负担。
发明内容
本发明的目的在于克服现有技术的缺点和不足，提供一种可扩展的自适应N×N通道数据通信系统，利用FPGA实现通道扩展，使系统应用更加灵活，既可以提高传输时的数据带宽，也能提高系统的负载能力。
本发明的可扩展的自适应N×N通道高速通信系统包括：获取数据模块和FPGA逻辑。
获取数据模块由主控制器模块和GPS接收机构成。其中主控制器模块由微控制器、计时器和存储器组成。
FPGA逻辑由时钟模块、数据读写控制模块、收发通道模块和数据存储模块构成。其中收发通道模块包括接收通道模块和发送通道模块，拥有N个收发通道的前端与外界元器件连接时使用N位并行数据总线，在后端则可连接N个元器件进行容量的扩展；发送通道模块的任务是将并行数据转换为串行数据，以提高数据速率进行传输，接收通道模块的任务与发送通道模块相反，且比发送通道模块复杂，它含有更多子模块，而且更复杂。
获取数据模块与收发通道模块相连接，其中收发通道模块有上、下两个时钟模块，提供必要的高速和低速时钟来驱动收发通道工作。
所述获取数据模块工作流程：
（1）GPS接收机用于提供秒脉冲信号（Pulses Per Second，PPS）用于启动微控制器工作。
（2）微控制器作为本测量系统的控制中心，在PPS信号的触发下开始工作，控制计时器开始计时，读取GPS接收机接收到的信息，并把信息加上时间同步标签保存入存储器。
（3）存储器中的数据以并行的方式进入收发通道，数据中的时间信息触发FPGA逻辑中的时钟模块工作，进而驱动FPGA逻辑中的其他模块工作。
所述FPGA逻辑工作流程：
（1） FPGA时钟模块中的锁相环回路(Phase Locked Loop，PLL)产生时钟电路工作。
（2） PLL产生的时钟信号中包含的高速和低速时钟，一方面用来驱动数据读写控制模块工作，一方面触发收发通道模块工作。
（3）数据读写控制模块控制收发通道对数据的读写操作，通过收发通道的数据进入串行总线，最终进入FPGA逻辑的数据存储器中。
所述发送通道模块的工作流程是：
（1） 发送通道中的物理编码子层（Physical Coding Sublayer，PCS)层调节来自FPGA逻辑中数据存储器中的数据，将数据以并行数据形式传送。
（2）发送通道中的物理介质连接子层（Physical Medium Attachment sublayer，PMA)接收来自PCS的并行数据，将并行数据转化为串行数据输出。
所述接收通道模块的工作流程是：
（1） 接收通道的PMA接收数据，并从到达数据中提取时钟，使用该时钟信号对到达的数据流进行采样，并将采样后的数据转换为并行数据进行传送。
（2）接收通道的PCS接收来自PMA的并行数据，定位数据的字边界，对数据进行解码和解扰，使其恢复到最初状态，补偿发送通道和接收通道时钟域之间的相位差，最终将数据传送给FPGA逻辑中的数据存储器中。
所述可扩展的自适应N×N通道高速通信系统的工作步骤为：
（1） 收发通道模块中的PLL受到数据模块中的时钟信号触发产生驱动收发通道模块工作所需要的时钟，发送通道PCS的器件收到PLL产生的时钟信号后开始工作。
（2） 发送通道PCS读取并调节来自FPGA逻辑中数据存储器中的数据信息，将并行数据转换为串行数据，送入发送通道PMA中。
（3） 发送通道PMA对接收到的数据进行串化操作，进而对串行数据进行传输，传送至数据传输端口。
（4）接收时，接收通道模块PMA通过接收器缓冲、时钟和数据恢复单元以及解串器，完成对接收到的数据操作，进而送入接收通道PCS中。
（5） 接收通道PCS对数据信息进一步处理：包括字对齐、去偏移、速率补偿、解码、解串、字节排序等操作，从而将数据写入FPGA逻辑的存储器模块中。
所述N×N，其中 N≧8。
本发明相对已有技术，主要有以下优点：
（1）PLL产生不同速率的时钟信号，这些时钟信号通过多路选通器后不仅驱动收发通道模块中的其它器件工作，还能用来选择收发通道工作的个数。不仅保证各器件工作在合适的时钟下，通道资源还被合理的利用。
（2）相位补偿FIFO可以拥有自己的独立的读/写指针使能信号，使发送模块独立工作；也能共享同一使能信号，从而保证通道之间FIFO具有相同的不确定延时。
（3）缓冲模块能够根据系统状态，实现与缓冲特性的真正匹配，有助于提高系统信号的完整性。
（4）拥有N个收发通道的前端与外界元器件连接时使用N位并行数据总线，在后端则可连接N个元器件进行容量的扩展。这种方案，既提高了数据带宽，也提高系统的负载能力。
（5）FPGA硬件可定制特点，所有功能利用硬件实现，使得产品开发周期缩短，灵活性和扩展性得以优化，为开发人员进行高速数据传输设计带来了极大的便利，可方便实现系统的远程维护和升级。
附图说明
图1为本发明的可扩展的自适应N×N通道高速通信系统工作结构示意图。
图2为本发明的收发通道可扩展的结构示意图。
图3为本发明的可扩展的自适应N×N通道高速通信系统通道工作结构示意图。
图中标记：1-发送通道PCS；101-PLL时钟产生模块；102-多路选通器模块；103-相位补偿FIFO模块；104-串化模块；105-编码模块。
2-发送通道PMA；201-并/串转化器模块；202-发送时钟产生模块；203-发送缓冲模块。
3-接收通道PCS；301-接收缓冲模块；302-时钟和数据恢复单元模块；303-串/并转化器模块。
4-接收通道PMA；401-字对齐模块；402-去偏移模块；403-解码解串模块；404-字排序模块；405-相位补偿FIFO模块。
图4为本发明发送通道PCS工作流程图。
图5为本发明发送通道PMA工作流程图。
图6为本发明接收通道PCS工作流程图。
图7为本发明接收通道PMA工作流程图。
具体实施方式
下面结合附图及具体实施例对本发明作进一步的说明。
实施例：
如图1所示，为本发明的数据在多通道中高速传输的示意图。其中数据模块由主控制器模块和GPS接收机构成。GPS接收机用于提供PPS用于本系统的启动信号以及获取时间信息；微控制器作为本测量系统的控制中心，在PPS信号的触发下启动本系统工作，控制计时器计时，读取GPS接收机接收到的信息，并把这种信息加上时间同步标签保存入存储器；存储器中的数据以并行的方式进入FPGA逻辑，数据中的时间信息触发时钟模块工作，时钟模块产生的时钟信号，一部分用来驱动数据读写控制模块工作，一部分触发收发通道模块工作。数据读写控制模块控制收发通道对数据的读写操作，通过收发通道的数据进入串行总线，最终进入数据存储模块。
如图2所示，为可扩展通道的示意图。时钟模块由PLL产生时钟电路和多路选通器构成。PLL产生时钟电路被数据中的时间信息触发，产生不同频率的时钟信号，一部分用来驱动数据读写控制模块控制收发通道对数据的读写操作，一部分通过多路选通器驱动收发通道模块中的各器件工作。拥有8个收发通道的前端与外界元器件连接时使用8位并行数据总线，在后端则能连接8个元器件进行容量的扩展。这种方案既提高了数据带宽，也提高系统的负载能力。
如图3所示，收发通道模块包括发送通道PCS 1，发送通道PMA 2，接收通道PCS 3和接收通道PMA 4构成。构成发送通道PCS 1包括PLL产生时钟模块101、多路选通器模块102、相位补偿FIFO模块103、串化模块104、编码模块105。构成发送通道PMA 2包括：并/串转化器模块201、发送时钟产生模块202、发送缓冲模块203。构成接收通道PCS 3包括：接收缓冲模块301、时钟和数据恢复单元模块302、串/并转化器模块303。构成接收通道PMA 4包括：字对齐模块401、去偏移模块402、解码解串模块403、字排序模块404、相位补偿FIFO模块405。
多路选通器模块102与相位补偿FIFO103、串化模块104、编码模块105与并/串转化器模块201相连。并/串转化器模块201将编码后的单位宽或双位宽并行数据转换为串行数据并分为两路，一路进入发送时钟产生模块202然后进入发送缓冲模块203，另一路直接进入发送缓冲模块203。发送缓冲模块203输出进入端口的发射口将数据进行传输。接收缓冲模块301通过端口的接收口将数据接收，并在时钟和数据恢复单元模块302提供的时钟信号下进入串/并转化器模块303；串/并转化器模块303输出进入字对齐模块401，字对齐模块401输出进入去偏移模块402，去偏移模块402输出进入解码解串模块403，解码解串模块403输出进入字排序模块404，字排序模块404输出进入相位补偿FIFO模块405，相位补偿FIFO模块405输出进入FPGA逻辑。
发送通道PCS1中PLL产生时钟模块101用于提供驱动发送通道PCS中各模块工作的信号时钟。多路选通器模块102对PLL产生的时钟信号进行选通，使发送通道中的器件工作在安全的频率范围。相位补偿FIFO模块103补偿FPGA逻辑和发送通道模块之间的相位差。串化模块104将数据转换为单位宽或双位宽数据；编码模块105将并行数据和控制代码转化为代码组，并保证代码在串行数据流中有足够的转换，以维持与接收器同步，支持接收通道器件从发送数据中提取时钟信息。
图4为发送通道PCS1工作流程图。该流程图开始于步骤S101。
在步骤S102，PLL产生时钟模块101产生时钟信号驱动收发通道工作。
在步骤S103，多路选通器模块102对PLL产生时钟模块101产生的时钟信号进行选通处理，使时钟信号分为多个频段。
在步骤S104，多路选通器模块102选通后的时钟信号驱动相位补偿FIFO模块103工作，将FPGA逻辑和发送通道模块之间的相位失调去耦合。
在步骤S105，多路选通器模块102选通后的时钟信号驱动串化模块104工作，将数据转换为其他器件可接收的单位宽或双位宽数据。
在步骤S106，多路选通器模块102选通后的时钟信号驱动编码模块105工作，将并行数据和控制代码转化为代码组，并对代码组进行专门的选择，保持串行数据流中有足够的转换，以维持与接收器同步，支持接收通道器件从发送数据中提取时钟信息。
本发送通道PCS1工作流程结束于步骤S107。
本实施例中FPGA芯片采用Altera 公司生产的Cyclone IV系列的EP4CE6型号，这款FPGA 具有215个输入/输出接口以及24624个逻辑单元，经过验证该FPGA 工作频率可以达到250 MHz以上。
发送通道PMA2由并/串转化器模块201、发送时钟产生模块202和缓冲装置203构成。
图5为发送通道PCS1工作流程图。该流程图开始于步骤S201。
在步骤S202，PLL产生时钟模块101产生时钟信号通过多路选通器模块102。
在步骤S203，多路选通器模块102选通后的时钟信号驱动并/串转化器模块201工作，将编码后的单位宽或双位宽并行数据转换为串行数据。
在步骤S204，并/串转化器模块201输出的大部分数据直接进入缓冲装置203中。
在步骤S205，并/串转化器模块201输出的小部分数据进入发送时钟产生模块202，产生发送时钟信号后进入发送缓冲模块203中。
在步骤S206，发送缓冲模块203对来自并/串转化器模块201和来自发送时钟产生模块202的数据进行缓存。
本发送通道PMA2工作流程结束于步骤S207。
接收通道PCS3由接收缓冲模块301、时钟和数据恢复单元模块302和串/并转化器模块303构成。
图6为发送通道PCS1工作流程图。该流程图开始于步骤S301。
在步骤S302，接收缓冲模块301接收来自传送端口的数据并对其进行缓存。
在步骤S303，时钟和数据恢复单元模块302利用缓冲模块301中接收到的数据提取接收时钟信号。
在步骤S304，时钟和数据恢复单元模块302提取出来的接收时钟信号驱动串/并转化模块303工作，将数据转换为该通道中其它器件可接收的单位宽或双位宽数据。
本接收通道PCS3工作流程结束于步骤S305。
接收通道PMA4字对齐模块401、去偏移模块402、解码解串模块403、字排序模块404、相位补偿FIFO模块405构成。
图7为发送通道PCS1工作流程图。该流程图开始于步骤S401。
在步骤S402，时钟和数据恢复单元模块302提取出来的接收时钟信号驱动字对齐模块401工作，根据字对齐模块401设置的字对齐码型，定位到达数据的字节或字边界。
在步骤S403，时钟和数据恢复单元模块302提取出来的接收时钟信号驱动去偏移模块402工作，补偿通道与通道之间、发送器和接收器时钟域之间的相位差值。
在步骤S404，时钟和数据恢复单元模块302提取出来的时钟信号驱动解码解串模块403工作，将发送的数据恢复到最初的形式。
在步骤S405，时钟和数据恢复单元模块302提取出来的接收时钟信号驱动字排序模块404工作，使字节与最初发送的并行码型相对齐，保证发送的字节保持在接收通道的该位置，即恢复字节的最初位置。
在步骤S406， 时钟和数据恢复单元模块302提取出来的接收时钟信号驱动相位补偿FIFO模块405工作，耦合收发通道和FPGA时钟域之间的任何微小相位失调，最终将数据送入FPGA逻辑中的存储器中。
本接收通道PMA4工作流程结束于步骤S407。
待数据完全写入FPGA逻辑中的数据存储器后，整个系统操作流程完毕。
以上公开的仅为本发明的一个实施例，但本发明并非局限于此，对于本领域的普通技术人员来说，在不脱离本发明原理的前提下，做出的变形应视为属于本发明保护范围。

Claims (1)

1.一种可扩展的自适应N×N通道数据通信系统，其特征在于可扩展的自适应N×N通道数据通信系统包括获取数据模块和FPGA逻辑；
获取数据模块由主控制器模块和GPS接收机构成；其中主控制器模块由微控制器、计时器和存储器组成；
FPGA逻辑由时钟模块、数据读写控制模块、收发通道模块和数据存储模块构成；其中收发通道模块包括接收通道模块和发送通道模块，拥有N个收发通道的前端与外界元器件连接时使用N位并行数据总线，在后端则可连接N个元器件进行容量的扩展；发送通道模块的任务是将并行数据转换为串行数据，以提高数据速率进行传输，接收通道模块的任务与发送通道模块相反，且比发送通道模块复杂，它含有更多子模块，而且更复杂；
获取数据模块与收发通道模块相连接，其中收发通道模块有上、下两个时钟模块，提供必要的高速和低速时钟来驱动收发通道工作；
所获取数据模块工作流程：
（1）GPS接收机用于提供秒脉冲信号，用于启动微控制器工作；
（2）微控制器作为本测量系统的控制中心，在秒脉冲信号的触发下开始工作，控制计时器开始计时，读取GPS接收机的位置信息，并把信息加上时间同步标签保存入存储器；
（3）存储器中的数据以并行的方式进入收发通道，数据中的时间信息触发FPGA逻辑中的时钟模块工作，进而驱动FPGA逻辑中的其他模块工作；
FPGA逻辑工作流程：
（1） FPGA时钟模块中的锁相环回路产生时钟电路工作；
（2）锁相环回路产生的时钟信号中包含的高速和低速时钟，一方面用来驱动数据读写控制模块工作，一方面触发收发通道模块工作；
（3）数据读写控制模块控制收发通道对数据的读写操作，通过收发通道的数据进入串行总线，最终进入FPGA逻辑的数据存储器中；
发送通道模块的工作流程是：
（1） 发送通道中的物理编码子层层调节来自FPGA逻辑中数据存储器中的数据，将数据以并行数据形式传送；
（2）发送通道中的物理介质连接子层接收来自物理编码子层的并行数据，将并行数据转化为串行数据输出；
接收通道模块的工作流程是：
（1） 接收通道的物理介质连接子层接收数据，并从到达数据中提取时钟，使用该时钟信号对到达的数据流进行采样，并将采样后的数据转换为并行数据进行传送；
（2）接收通道的物理编码子层接收来自物理介质连接子层的并行数据，定位数据的字边界，对数据进行解码和解扰，使其恢复到最初状态，补偿发送通道和接收通道时钟域之间的相位差，最终将数据传送给FPGA逻辑中的数据存储器中；
所述可扩展的自适应N×N通道数据通信系统的工作步骤为：
（1） 收发通道模块中的锁相环回路受到数据模块中的时钟信号触发产生驱动收发通道模块工作所需要的时钟，发送通道物理编码子层的器件收到锁相环回路产生的时钟信号后开始工作；
（2） 发送通道物理编码子层读取并调节来自FPGA逻辑中数据存储器中的数据信息，将并行数据转换为串行数据，送入发送通道物理介质连接子层中；
（3） 发送通道物理介质连接子层对接收到的数据进行串化操作，进而对串行数据进行传输，传送至数据传输端口；
（4）接收时，接收通道模块物理介质连接子层通过接收器缓冲、时钟和数据恢复单元以及解串器，完成对接收到的数据操作，进而送入接收通道物理编码子层中；
（5） 接收通道物理编码子层对数据信息进一步处理：包括字对齐、去偏移、速率补偿、解码、解串、字节排序等操作，从而将数据写入FPGA逻辑的存储器模块中；
所述N×N，其中N≧8 ；
所述FPGA为Field Programmable Gate Arrays即现场可编程门阵列。
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