CN101867452A

CN101867452A - 一种电力专用串行实时总线的通信方法

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Publication number: CN101867452A
Application number: CN201010198107A
Authority: CN
Inventors: 郭经红; 徐建松; 马媛媛; 邓辉; 喻强; 于鹏飞
Original assignee: State Grid Electric Power Research Institute
Current assignee: State Grid Electric Power Research Institute
Priority date: 2010-06-10
Filing date: 2010-06-10
Publication date: 2010-10-20
Anticipated expiration: 2030-06-10
Also published as: CN101867452B

Abstract

本发明公开了一种电力专用串行实时总线的通信方法，包括以下步骤：1)物理层线路编码采用CMI传号反转码或4B5B编解码，串行数据收发，收端采用数字锁相环从接收码流中进行时钟提取；2)链路层采用HDLC高级数据链路控制协议，实现数据帧生成，CRC硬件校验，标志时间信息；3)接口控制层实现和上层DSP或CPU等处理器之间的互联接口，将传输信道挂载到处理器外部总线上，为处理器扩展若干个专用串行数据总线；实现数据缓冲，发送命令控制，接收状态反馈功能。本发明采用串行通信技术，差分信号传输，接收端自动提取时钟，抗干扰能力强，不容易产生误码。

Description

一种电力专用串行实时总线的通信方法

技术领域

本发明涉及一种通信方法，特别是涉及一种电力专用串行实时总线的通信方法，可以基于FPGA硬件实现，适用于继电保护，测量监控，安全稳定等电力行业各类实时数据的传输，属于通信领域。

背景技术

通信技术广泛应用于电力行业的继电保护，测量监控，安全稳定等各个领域。电力系统中对于数据传输的可靠性和实时性有着很高的要求，过去由于成本和技术的问题，电力设备中的数据通信都是采用电力线载波的方式传输，可以传输的信息量和可靠性都不高，通信模式也不灵活。

随着通信技术的发展、集成电路规模的扩大、光纤成本的降低，数字通信技术逐步成为电力系统通信的主流技术，如电力设备间互联常使用的以太网通信，再如设备内板级数据通信常用的通用并行总线技术(如PCI总线)，这些基本上就是直接采用现有的电信设备和计算机系统中的通信技术。

对比电信设备和电力设备中对通信技术的要求，电信设备的数据总线比较关注吞吐量，要适合于电信设备数据量大和网络拓扑复杂的应用需求；而电力系统由于特有的工业特性，很多场合对于数据传输的可靠性、实时性、资源优化、抗电磁干扰能力有着很高的要求，以太网的非实时性和并行总线的抗干扰能力就成为了电力通信技术发展的瓶颈，电力行业迫切需要定制一种实时性好，可靠性高，简单易用，抗干扰能力强的串行数据总线通信技术。

目前，国际上提出了一些串行总线通信技术，例如PCI Express，SerialRapidIO，InfiniBand等。串行数据总线标准可以工作在各种不同的物理传输介质上，从通用的铜线到光纤，采用点到点技术，能够为每一个通信节点分配独享的通道带宽，从而保证了数据传输的实时性。不同于并行总线技术，串行总线技术不需要传递时钟，也不需要考虑数据总线对齐问题，单信号差分传输抗干扰能力强。但上述串行数据总线标准实现复杂度、实时性、可靠性还不能满足电力继电保护，测量监控，安全稳定等实时数据的传输需求，由此，本发明提出了一种电力系统专用的串行实时总线的通信方法。

发明内容

1.发明目的

本发明的目的是在于发明一种基于串行实时数据总线的通信方法。本通信方法具备实时性好，可靠性高，抗干扰能力强，复杂度低、硬件可实现等特点，可以适用于继电保护，测量监控，安全稳定等电力行业各类实时数据的传输。

2.技术方案

本发明的通信方法可以应用于点到点或点到多点的通信方式，总线采用独特的双通道传输模式，类似于全双工通信。

按方法实现信道的步骤可以细化为以下三个层次结构：

1.接口控制层：这一层主要解决本信道和各种外部接口的数据双向互联问题，以此来将信道扩展为CPU或DSP的一个串行数据总线接口。由于信道需要与各种CPU，DSP，信号采集处理模块等实现互联，所以这一层要针对不同的上层接口做设计，主要工作包括接口转换，数据缓冲，发送和接收控制，流量控制等。

2.链路层：这一层主要是对接口控制层传送过来的数据进行成帧工作，包括添加帧同步信号，帧序号，地址，校验信息，时间信息等，以便对侧可以正确的接受数据，并对数据进行校验和取舍，高效地过滤有效数据，而时间信息可以提供给上层做数据同步使用。

3.物理层：这一层主要是对链路的数据帧信号进行处理，以适合实际物理信道的传输。由于最终传输介质采用光纤，且为串行数据信号收发，不发送时钟，为了接收端能提取时钟信息来同步数据，在物理层的发送端需要对数据信号进行特定的线路编码，目的的是将时钟混合到数据波形中，使得串行数据信号包含时钟分量。主要工作包括线路编码，时钟信息的插入与提取，电平转换，光电转换等几个部分。

3.有益效果

本发明的通信方法具有以下显著特点：

1)串行通信方式，节约空间，减少串扰

不需要像传统的并行总线那样在电路板上布大量的数据线，串行总线的导线数量大大减少，数据传输速率加快且不需要作同步处理。同时因为电路板上走线少了，从而更容易实现通过增加走线数量扩展通道来提升通信带宽，同时各走线之间的间隔可以更宽，减少了相互之间的串扰。

2)保证设备的实时通信

对比以太网通信方式，以太网虽有很高传输速率却不能保证实现控制设备间的实时通信。本发明的通信方法在实时性方面做了一定的改进，采用点到点技术，能够为每一个通信节点分配独享的通道带宽，从而保证了数据传输的实时性，并根据应用要求增加了定时发送和时间戳等特殊功能。

3)通信可靠性高

本通信方法采用串行通信技术，差分信号传输，接收端自动提取时钟，抗干扰能力强，不容易产生误码。并且具有自我校验功能，可以对接收的数据报文正确性自动判别，并根据应用要求丢弃或保留错误数据报文。

4)具有数据报文和分层协议构架

简化了网络通信中的OSI分层模型，各层可以选用专门的协议构架，有很强的定制性和移植性，可以方便地在各种电力行业得到广泛应用。

5)可完全硬件实现，不占用软件资源

传统通信方式(如以太网)的实现比较复杂，需占用大量软硬件资源，而工业嵌入式应用的系统往往资源有限。本发明的通信方法可以完全由FPGA硬件实现，数据传输过程软件不用参与，从而节省了大量资源，使得上层应用可以更加完善，功能更为强大。

附图说明

图1是本发明的通信方法示意图

图2是实施例1的系统实现框图

图3是实施例2的系统实现框图

图4是实施例1的CMI编码FPGA实现流程图

图5是实施例1的CMI解码FPGA实现流程图

图6是实施例1的数字锁相环电路框图

图7是实施例1，2的HDLC编码过程FPGA实现框图

图8是实施例1，2的HDLC的发送缓冲模块FPGA实现框图

图9是实施例1，2的HDLC的CRC校验生成模块FPGA实现框图

图10是实施例1，2的HDLC的零比特插入模块FPGA实现框图

图11是实施例1，2的HDLC的帧同步生成模块FPGA实现框图

图12是实施例1，2的HDLC解码过程FPGA框图

图13是实施例1，2的HDLC的帧同步检测模块FPGA实现框图

图14是实施例1，2的HDLC的零比特删除模块FPGA实现框图

图15是实施例1，2的HDLC的CRC校验模块FPGA实现框图

图16是实施例1，2的HDLC的接收缓冲模块FPGA实现框图

具体实施方式

下面结合附图和实施例对本发明作进一步说明。

针对不同应用领域，下面分别提出了两种电力专用的实时数据串行总线通信方法的实施例：

一、交流高压保护硬件平台中保护数据传输信道的实施例

本实施例中采用了本方法实现了数字纵联同步通信的信道。数字纵联同步通信通道是光纤差动保护装置的重要组成部分，主要承担两部分工作，一是为电流电压等采样值提供可靠的传输通道；二是提供时间信息，为两侧数据采样的同步的基础。

考虑到保护装置研发的可靠性、稳定性和简单性，软件模块配置灵活性，光纤通信收发器基于单片FPGA设计，全硬件实现，不占用软件资源。器件采用Xilinx公司的Spartan 3A系列FPGA XC3S400A-4FTG256，采用Verilog HDL语言分模块层次化设计。同步通信通道为四通道设计，每通道的收发通道独立，全双工模式收发。链路数据速率分为1.024Mbps和64Kbps两档，物理接口统一为2.048Mbps的E1接口，发送时钟分为外时钟和内时钟两种模式；链路速率和时钟方式均由外部输入进行控制。主要实现模块包含以下几个部分：

1)物理层主要包含两部分：线路编解码模块和时钟提取模块。其中线路编码采用CMI(Coded Mark Inversion)传号反转码，收端采用数字锁相环进行时钟提取，接口速率为2.048Mbps，符合E1接口标准，可以接入电力系统中的SDH网。

CMI码的编解码规则如下：当输入“0”码时，编码输出“01”，当输入“1”码时，编码输出则00/11交替出现。根据此规则输出CMI码元的速率应为输入基带信号的2倍，因此CMI也是一种1B2B码。CMI编解码逻辑电路采用FPGA编程硬件实现。

CMI编码FPGA实现过程如图4，首先采用二分频电路对线路时钟分频产生基带时钟；在FPGA中声明一个“1”状态寄存器，用基带频率的时钟对码流进行采样判别，如果是“1”，则翻转“1”状态寄存器内的值，并在线路时钟的控制下输出“11”或“00”；如果是“0”，则在线路时钟的控制下输出“01”。

CMI译码FPGA实现过程如图5，首先用线路时钟对CMI码进行两级D触发器缓存；由于CMI码的特性，需要做码型同步来识别码流中哪两个位是一个码元，因此需做码型判断，如果码型为“01”，“00”或“11”这三种正常码型，那么码型的两位做异或非组合逻辑运算，例如码型为“01”，经异或非电路译码输出“0”，码型为“11”，经异或非电路译码输出“1”；如果码型为“10”，则对CMI码再做一个时钟的延时，进行码型校正同步，然后再做码型判断，最后输出正确的译码结果。

时钟提取电路是通过数字锁相环来实现的，由过零检测器，鉴相器，分频器，控制器，双相高频时钟源等几个部分组成，能直接从接收数据流中提取位时钟信号，且在减少时钟抖动、畸频、时钟恢复和数据同步方面有很好的优越性。由于本实例的线路速率不高，数字锁相环没有采用专用芯片实现，而是通过FPGA编程硬件实现逻辑电路，从而降低了成本，提高了系统集成度。

数字锁相环的FPGA实现电路框图如图6所示。

双相高频时钟源：该电路由D触发器组成的二分频器和两个与门组成，它将输入到FPGA的外部高频时钟信号clk_ex变换成两路相位相反的时钟信号，由clka、clkb输出，然后送给控制电路的常开门G3和常闭门G4。其中clkb路信号还作为控制器中的D1和D2，触发器的时钟信号。

过零检测电路：该电路由D触发器和异或门组成。过零检测的输出脉冲a的宽度应略大于clkb路信号一个周期，但为了减少锁相环的稳态误差，该输出脉冲不宜过宽。实际系统中，过零检测电路的时钟信号clkc由FPGA的高频时钟clk ex四分频得来，这样输出的脉冲宽度约是clkb路信号的两个周期。

鉴相器：该电路由两个与门组成，分别是超前门G1和滞后门G2。过零检测电路的输出信号a与位定时信号clkd一起进入鉴相器，若clkd超前a，则滞后门G2被封锁，输出为0，超前门G1的输出端有窄脉冲输出；若clkd滞后b，则超前门G1被封锁，输出为0，滞后门G2的输出端有窄脉冲输出。

控制器：该电路由两个触发器和若干门电路组成。分频器输出的位定时信号clkd与过零检测脉冲a进行相位比较。当位定时信号clkd超前于a时，超前门G1有正脉冲输出。在触发脉冲clkb的上升沿，D1触发器的Q端由低变高，经过非门后，使常开门G3关闭一个时钟周期，将clka路脉冲扣除一个，使clkd相位向滞后方向变化一个时钟周期；当位定时信号clkd滞后于b时，滞后门G2有正脉冲输出。在触发脉冲clkb的上升沿，D2触发器的Q端由低变高，使常闭门G4打开一个时钟周期，在分频器输入端添加一个脉冲。

分频器：根据输入的信号频率，对控制器输出的同步时钟进行分频，经分频后产生稳定的位同步时钟信号。

2)链路层采用HDLC(High Data Link Control)高级数据链路控制协议，全硬件实现成帧，CRC校验，标志时间信息等。数据帧长固定为64Bytes。链路层速率即基带速率为1.024Mbps和64Kbps可选。

同步数据链路控制协议扩展开发而成的。链路控制协议着重于对分段成物理块或包的数据的逻辑传输，块或包由起始标志引导并由终止标志结束。所有面向比特的数据链路控制协议均采用统一的帧格式，不论是数据还是单独的控制信息均以帧为单位传送。

HDLC协议采用FPGA编程实现，主要实现原理如下：

在每帧数据前后均添加标志码01111110(7E)，用作为帧头和帧尾，指示帧的同步。帧头和帧尾标志码不允许在数据帧的内部出现，以免引起帧同步判别错误。为保证标志码的唯一性但又兼顾帧内数据的透明性，采用了“0比特插入删除法”来解决。该方法在发送端监视除标志码以外的所有字段，当发现有连续5个“1”出现时，便在其后添插一个“0”，然后继续发后继的比特流。在接收端，同样监视除帧头和帧尾标志码以外的所有字段。当连续发现5个“1”出现后，若其后一个比特“0”则自动删除它，以恢复原来的比特流；若发现连续6个“1”，则可能是插入的“0”发生差错变成的“1”，也可能是收到了帧的终止标志码。后两种情况，可以进一步通过帧校验序列来加以区分。“0比特插入法”原理简单，很适合于FPGA硬件实现。

另外，为保证传输可靠性，本协议还实现了16位的CRC循环冗余校验(Cyclic Redundancy Check)。CRC校验码的基本思想是利用线性编码理论，在发送端根据要传送的k位二进制码序列，以一定的规则产生一个校验用的监督码(既CRC码)r位，并附在信息后边，构成一个新的二进制码序列数共(k+r)位，最后发送出去。在接收端，则根据信息码和CRC码之间所遵循的规则进行检验，以确定传送中是否出错。CCITT推荐的高级数据链路控制规程HDLC的帧校验序列中，使用CRC-16的生成多项式为G(x)＝x¹⁶+x¹²+x⁵+1。本实例中在发送端采用移位寄存器和加法器硬件实现了上述生成多项式，生成了CRC校验码，并在接收端以类似方式实现了CRC码的校验，判断了数据是否正确。

HDLC编码的FPGA实现分四个模块：

1.发送缓冲模块，如图8，在FPGA中声明一个FIFO对发送数据进行缓存，FIFO的深度根据所要发送的数据量来决定，一般为防止溢出，深度以2-3倍的单次发送数据量为宜；最后在发送控制模块的控制下以1比特的总线宽度将发送数据串行读出。

2.CRC校验产生模块，如图9，对串行数据根据所选用的CRC-16生成多项式进行CRC校验码计算，用16级D触发器组成的移位寄存器预算产生16位的CRC校验码，并在开关选择器的控制下，将校验码附在发送数据之后发送出去。

3.零比特插入模块，如图10，该模块对串行数据中的‘1’进行计数，当数到5个连续的‘1’时，在5个‘1’之后插入一个‘0’比特。

4.帧同步产生模块，如图11，首先将数据信号向后延时8个时钟周期，在数据的头和尾都加上“7E”的帧同步标志，将数据送出，空闲态持续发送高电平。

HDLC译码的FPGA实现也分为四个模块：

1.帧同步检测模块，如图13，对接受数据进行帧同步检查，先判断初始状态是否是高电平，从而表示空闲态，当检查到第一个“7E”后再找到下一个“7E”，去掉这两个“7E”帧同步标志，之间的数据就是接收的有效数据。

2.零比特删除模块，如图14，对有效数据进行‘1’比特连续计数，当数到5个连续‘1’时，判断后一个是否为‘0’，若是则删除之，若不是则HDLC码型出错，报错。

3.CRC校验模块，如图15，对删除‘0’之后的码流进行CRC校验，通过和发送端一致的CRC-16多项式计算后，如果结果为‘0’，则接受数据正确有效，若结果不为‘0’，则接收数据无效。多项式同样是通过16级D触发器组成的移位寄存器硬件实现。

4.接收数据缓冲模块，如图16，将译码数据送入接收缓存区，供外部读取，并将数据长度，CRC校验结果等相关信息写入相应的寄存器。

在实施例中，定义了如下的HDLC协议帧结构：

1字节	2字节	1字节	长度可变	4字节	1字节
1字节	2字节	1字节	长度可变	4字节	1字节	帧头	地址	时间信息	应用数据	数据校验	帧尾

■帧头/帧尾：这两个字段值恒为0x7E。

■地址：定义发送帧的次站地址，或基站发送帧的目的地。

■时间信息：标识接收时间戳或发送时间等信息。

■应用数据：上层应用要传输的有效数据。

■数据校验：采用16位CRC循环冗余校验，使物理差错可以被校验。

FPGA硬件实现HDLC协议进一步提高了系统的集成度，并且完全不占用软件资源，减轻了系统DSP的负担。

3)接口控制层实现了和上层DSP之间的互联接口，目的是将传输信道挂载到DSP上，为DSP扩展4个专用串行数据总线。这一层主要包括数据缓冲，发送命令控制，接受状态反馈等功能模块，都是基于FPGA硬件编程实现。

DSP对外接口为一串行数据接口，由于要与4个信道进行互联，因此本案例采取时分复用方式，设计了专门的轮询机制，4通道独立工作，由DSP统一管理。发送数据时，根据DSP接口传送数据的开头几位所标识的通道号，将数据送到相应通道，并启动发送；接收数据时，接口控制层电路采用轮询方式依次查询4个通道，如有有效数据就依次向DSP接口发送。为防止数据收发的突发性，保证不丢失有效数据帧，在这一层中使用FIFO设计了收发数据缓冲区，可以缓冲多帧数据。并且为了DSP收发控制，定义并设计了状态控制寄存器，供DSP控制数据发送和访问接收数据状态。对于接收的异常帧和错误帧，可以选择丢弃或保留操作。

经测试，该通道工作正常，当数据帧长为64bytes时，无误码出现，完全满足应用要求。

二、风电变流器主从控制器互联实时通信的实施例

本项目所研发的风电变流器由一个整流桥、一个逆变桥、一个整流桥控制器(机侧主控制器和机侧从控制器)和一个逆变桥控制器(网侧主控制器和网侧从控制器)构成，其中主控制器与从控制器通信需要实时通信，要求为从控制器上送或者主控制器下发的数据帧为40Byte定长，传送的时间要求为30us，误码率小于万分之一。这部分设计采用了本通信方法。

从控制器实时通信收发器基于单片FPGA设计，全硬件实现，不占用软件资源。器件采用Xilinx公司的Spartan 3A-DSP系列FPGA XC3SD1800A，采用Verilog HDL语言分模块层次化设计。同步通信通道为单通道设计，收发通道独立，全双工模式收发。链路数据速率分为50Mbps，物理接口速率为100Mbps。主要包含以下几个部分：

1)物理层线路编码采用4B5B编解码，收端采用专用的CDR芯片sy87700al进行时钟提取，接口速率为100Mbps。

4B5B编码通过FPGA编程实现，具体方法是将欲发送的数据流每4bit作为一个组，然后按照4B/5B编码规则将其转换成相应5bit码。5bit码共有32种组合，但只采用其中的16种对应4bit码的16种，其他的16种或者未用或者用作控制码，以表示帧的开始和结束、光纤线路的状态，包括静止、空闲、暂停。这种编码的特点是输出码型保持线路的交流(AC)平衡，在传输中其波形的频谱为最小，信号的直流(DC)分量变化小于额定中心点的10％。

2)链路层采用HDLC(High Data Link Control)高级数据链路控制协议，全硬件实现成帧，CRC校验等。数据帧长固定为60Bytes。链路层速率即基带速率为80Mbps。HDLC协议的具体描述和实现可以参考实施例1链路层部分。

3)接口控制层实现了和上层DSP之间的互联接口，目的是将传输信道挂载到DSP上，为DSP扩展一个专用串行数据总线。这一层主要包括串并转换，数据缓冲，发送命令控制，接受状态反馈等功能模块，都是基于FPGA硬件编程实现。

DSP对外接口为一类似SRAM接口的8位并行数据接口，因此本案例设计了并/串转换电路，将发送数据由并行转为串行，将接收数据由串行转为并行；为防止数据收发的突发性，保证不丢失有效数据帧，在这一层中使用双口RAM设计了收发数据缓冲区，可以缓冲多帧数据；并且为了DSP收发控制，定义并设计了状态控制寄存器，供DSP控制数据发送和访问接收数据状态；对于接收的异常帧和错误帧，可以选择丢弃或保留操作。

经测试，该通道工作正常，当数据帧长为40bytes时，传送时间小于30us，无误码出现，完全满足应用要求。

Claims

1.一种电力专用串行实时总线的通信方法，其特征在于，包括以下步骤：

1)物理层线路编码采用CMI传号反转码或4B5B编解码，串行数据收发，收端采用数字锁相环从接收码流中进行时钟提取；

2)链路层采用HDLC高级数据链路控制协议，实现数据帧生成，CRC硬件校验，标志时间信息；

3)接口控制层实现和上层DSP或CPU等处理器之间的互联接口，将传输信道挂载到处理器外部总线上，为处理器扩展若干个专用串行数据总线；实现数据缓冲，发送命令控制，接收状态反馈功能。

2.根据权利要求1所述的一种电力专用串行实时总线的通信方法，其特征在于，步骤1)所述的CMI传号反转码编码FPGA实现过程包括：

首先采用二分频电路对线路时钟分频产生基带时钟；在FPGA中声明一个“1”状态寄存器，用基带频率的时钟对码流进行采样判别，如果是“1”，则翻转“1”状态寄存器内的值，并在线路时钟的控制下输出“11”或“00”；如果是“0”，则在线路时钟的控制下输出“01”。

3.根据权利要求1所述的一种电力专用串行实时总线的通信方法，其特征在于，步骤1)所述的CMI传号反转码译码FPGA实现过程包括：

首先用线路时钟对CMI码进行两级D触发器缓存；由于CMI码的特性，需要做码型同步来识别码流中哪两个位是一个码元，因此需做码型判断，如果码型为“01”，“00”或“11”这三种正常码型，那么码型的两位做异或非组合逻辑运算；如果码型为“10”，则对CMI码再做一个时钟的延时缓冲，进行码型校正同步，然后再做码型判断，最后输出正确的译码结果。

4.根据权利要求1所述的一种电力专用串行实时总线的通信方法，其特征在于，步骤2)的实现包括HDLC编码的FPGA实现和HDLC译码的FPGA实现。

5.根据权利要求4所述的一种电力专用串行实时总线的通信方法，其特征在于，所述HDLC编码的FPGA实现由发送缓冲模块、CRC校验产生模块、零比特插入模块、帧同步产生模块实现。

6.根据权利要求5所述的一种电力专用串行实时总线的通信方法，其特征在于，所述发送缓冲模块，在FPGA中声明一个FIFO对发送数据进行缓存，FIFO的深度根据所要发送的数据量来决定，为防止溢出，深度以2-3倍的单次发送数据量为宜；最后在发送控制模块的控制下以1比特的总线宽度将发送数据串行读出。

7.根据权利要求5所述的一种电力专用串行实时总线的通信方法，其特征在于，所述CRC校验产生模块，对串行数据根据所选用的CRC-16生成多项式进行CRC校验码计算，用16级D触发器组成的移位寄存器预算产生16位的CRC校验码，并在开关选择器的控制下，将校验码附在发送数据之后发送出去。

8.根据权利要求5所述的一种电力专用串行实时总线的通信方法，其特征在于，所述零比特插入模块，对串行数据中的‘1’进行计数，当数到5个连续的‘1’时，在5个‘1’之后插入一个‘0’比特。

9.根据权利要求5所述的一种电力专用串行实时总线的通信方法，其特征在于，所述帧同步产生模块，将数据信号向后延时8个时钟周期，在数据的头和尾都加上“7E”的帧同步标志，将数据送出，空闲态持续发送高电平。

10.根据权利要求4所述的一种电力专用串行实时总线的通信方法，其特征在于，所述HDLC译码的FPGA实现由帧同步检测模块、零比特删除模块、CRC校验模块、接收数据缓冲模块实现。

11.根据权利要求10所述的一种电力专用串行实时总线的通信方法，其特征在于，所述帧同步检测模块对接受数据进行帧同步检查，先判断初始状态是否是高电平，从而表示空闲态，当检查到第一个“7E”后再找到下一个“7E”，去掉这两个“7E”帧同步标志，之间的数据就是接收的有效数据。

12.根据权利要求10所述的一种电力专用串行实时总线的通信方法，其特征在于，所述零比特删除模块，对有效数据进行‘1’比特连续计数，当数到5个连续‘1’时，判断后一个是否为‘0’，若是则删除之，若不是则HDLC码型出错，报错。

13.根据权利要求10所述的一种电力专用串行实时总线的通信方法，其特征在于，所述CRC校验模块，对删除‘0’之后的码流进行CRC校验，通过和发送端一致的CRC-16多项式计算后，如果结果为‘0’，则接受数据正确有效，若结果不为‘0’，则接收数据无效；多项式同样是通过16级D触发器组成的移位寄存器硬件实现。

14.根据权利要求10所述的一种电力专用串行实时总线的通信方法，其特征在于，所述接收数据缓冲模块，将译码数据送入接收缓存区，供外部读取，并将数据长度，CRC校验结果信息写入相应的寄存器。

15.根据权利要求1所述的一种电力专用串行实时总线的通信方法，其特征在于，步骤3)所述的扩展多路串行总线的接口控制层FPGA实现过程包括：

采取时分复用方式，设计了专门的轮询机制，4通道独立工作，由DSP的串行总线接口统一管理；发送数据时，根据DSP接口传送数据的开头几位所标识的通道号，将数据送到相应通道，并启动发送；接收数据时，接口控制层电路采用轮询方式依次查询4个通道，如有有效数据就依次向DSP接口发送；为防止数据收发的突发性，保证不丢失有效数据帧，在这一层中使用FIFO设计了收发数据缓冲区，可以缓冲多帧数据；并且为了DSP收发控制，定义并设计了状态控制寄存器，供DSP控制数据发送和访问接收数据状态；对于接收的异常帧和错误帧，可以选择丢弃或保留操作。

16.根据权利要求1所述的一种电力专用串行实时总线的通信方法，其特征在于，步骤3)所述的扩展单路串行总线的接口控制层FPGA实现过程包括：

针对DSP的并行外部总线接口，设计了并/串转换电路，将发送数据由并行转为串行，将接收数据由串行转为并行；为防止数据收发的突发性，保证不丢失有效数据帧，在这一层中使用双口RAM设计了收发数据缓冲区，可以缓冲多帧数据；并且为了DSP收发控制，定义并设计了状态控制寄存器，供DSP控制数据发送和访问接收数据状态；对于接收的异常帧和错误帧，可以选择丢弃或保留操作。