CN105027104B - 用于多分支数字总线的方法和装置 - Google Patents

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Abstract

本发明公开了一种用于多分支数字总线操作的装置和方法，在一个实施例中，数字总线是双向的时分复用(TDM)音频总线操作，并且描述了一种总线技术，该总线技术在小形状因数接口(例如仅有双(2)线)上针对实时音频来启用多分支(例如多设备、多节点等)连通性。具体地，示例性三电平信令方案在一个具体实施中的多分支拓扑中提供双向功能、实时时钟边沿、音频数据。

Description

用于多分支数字总线的方法和装置
优先权
本专利申请要求于2014年3月17日提交的并且名称为“METHODS AND APPARATUSFOR MULTI-DROP DIGITAL BUS”的共同拥有、共同未决的美国专利申请序列号14/216,370的优先权，其要求于2013年3月15日提交的并且名称为“METHODS AND APPARATUS FORMULTI-DROP DIGITAL BUS”的共同拥有、共同未决的美国临时专利申请序列号61/799,016的优先权，上述每一者全文以引用方式并入。
背景技术
1.技术领域
本公开整体涉及数字总线技术领域，并且在一个示例性实施例中更具体地涉及实时数字音频总线操作。
2.背景技术
某些工业设计考虑对于消费电子设备而言尤为重要；这些考虑通常包括成本、尺寸和功率消耗。设备制造商不断寻求改进和优化设备设计以迎合消费者变化的口味。具有显著可察觉的影响的一个领域是数字音频总线构造。
简而言之，数字音频设备通过将音频信号转换为数字信号或将数字信号转换为音频信号来记录、存储以及复制声音。现有的消费电子设备常常被装备到多个数字音频外围设备。此类数字音频外围设备的常见实例包括例如扬声器、耳机、麦克风、录音机等。
无处不在的数字音频设备已为刺激新设备功能和用途提供了独特的机会。此类功能可包括例如音频设备联网、轻型设备外围设备等。遗憾的是，现有的数字音频总线技术需要大量的设备“基板面”(即管脚和封装)，从而限制了积极的形状因数设计。因此，需要新的经改进的数字音频总线技术。
发明内容
本公开通过提供特别是改进的装置和方法来满足上述需求，该改进的装置和方法涉及用于实时数字音频总线操作的方法和装置。
在一个方面，公开了数字总线架构。在一个实施例中，架构包括双向的时分复用(TDM)信令协议，其中该协议在接口上针对实时数字数据来启用多分支连通性。在一种变型中，架构进一步包括三电平信令方案，该三电平信令方案被配置为使得第一总线节点能够向一个或多个其他总线节点提供时钟和数据信号，和/或从其他总线节点中的任一总线节点接收时钟和数据信号。
在另一个实施例中，数字总线架构包括：时分复用(TDM)信令协议，该TDM信令协议被配置为传输包括实时数字数据的时钟信号，该时钟信号被配置为在接口上针对实时数字数据来启用多分支连通性。
在另一方面，公开了数字音频网络。在一个实施例中，网络包括一个或多个总线节点，每个节点可包括一个或多个音频源和音频宿，该网络被配置为根据如下方法来操作，该方法包括总线节点对音频网络的控制进行仲裁，并传输具有边沿过渡的实时时钟和具有逻辑电平的数据。在一种变型中，总线节点从网络的总线节点中的任一总线节点接收时钟和数据。
在另一方面，公开了一种操作包括一个或多个总线节点的数字音频网络的方法，其中每个节点包括一个或多个音频源和/或音频宿。在一个实施例中，该方法包括对音频网络的控制进行仲裁、接收待传输至一个或多个总线节点中的至少一个总线节点的音频数据以及传输具有边沿过渡和逻辑电平的实时时钟，其中实时时钟至少基于所接收的音频数据来配置。
在另一方面，公开了简化的数字数据接口。在一个实施例中，该接口包括双线式信令导体接口和逻辑部件，该逻辑部件被配置为在导体接口上实施时分传输协议，以便针对数字数据的传输来启用单端信令。
在另一个实施例中，简化的数字数据接口包括双线式信令导体接口和逻辑部件，该逻辑部件被配置为在导体接口上实施时分传输协议，以便针对数字音频数据的接收来启用单端信令。
本领域的普通技术人员参考如下附图和示例性实施例的详细描述将会立即理解本文所述的其他特征和优点。
附图说明
图1为一个示例性音频源的逻辑框图。
图2为与图1所示的示例性音频源一起使用的一个简化的单端三电平总线驱动器的逻辑框图。
图3为与图1所示的示例性音频源一起使用的一个简化的差分三电平总线驱动器的逻辑框图。
图4为一个示例性音频宿的逻辑框图。
图5为与图4所示的示例性音频宿一起使用的简化的时钟和数据恢复电路的一个示例性配置的逻辑框图。
图6为表示一个示例性时分复用(TDM)总线的逻辑框图，该示例性TDM总线能够根据本文所述的各种原理在多个连接节点(“多分支”功能)上进行双向数据传输。
图7为根据本文所述的各种原理的用于双向音频总线操作的方法的一个实施例的逻辑流程图。
图8为根据本文所述的各种原理生成用于在音频总线上传输音频数据的时钟信号的方法的一个实施例的逻辑流程图。
图9为根据本文所述的各种原理的节点从在音频总线上所接收到的时钟信号得出音频数据的方法的一个实施例的逻辑流程图。
所有图片版权2012-2014Apple Inc.保留所有权利。
具体实施方式
现在参考附图，其中类似的标号是指类似的部件。
综述
就消费设备而言，越来越小的设备形状因数对部件的尺寸提出了要求。数字总线技术(诸如音频总线)对总体设备尺寸具有显著影响。例如，除了总体部件尺寸之外(例如音频IC)，将信号路由穿过拥塞的电路板也增加了总体电路板尺寸。因此，本发明的各个实施例涉及减小数字总线尺寸和功能。具体地，双向的时分复用(TDM)信令协议在小形状因数接口上针对实时音频来启用多分支(例如多设备、多节点等)连通性。例如，公开了一种三电平信令方案，该三电平信令方案使得第一总线节点能够向一个或多个其他总线节点提供时钟和数据信号，和/或从其他总线节点中的任一总线节点接收时钟和数据信号。
如在下文中所述的，示例性数字音频网络包括一个或多个总线节点，其中每个节点可具有一个或多个音频源和/或音频宿。在操作期间，总线节点可对音频网络的控制进行仲裁，以及传输具有边沿过渡(即在上升边沿或下降边沿上)的实时时钟和具有逻辑电平(例如逻辑高、逻辑低)的数据。另选地，总线节点可从网络的总线节点中的任一总线节点接收时钟和数据。总线节点的电路构造的相对简易性可有利地支持廉价部件和外围设备制造。类似地，双向音频总线信令的灵活性使得节点能够与其他节点协作以用于各种功能和/或能力。
示例性实施例的详细描述
现对示例性实施例进行详细描述。尽管这些实施例主要以数字音频总线的上下文进行讨论，但是应当理解，本文所述的各种原理具有更广泛的适用性。例如，类似的系统可由例如数字多媒体(视频和音频应用)和/或其他轻型实时应用来使用。
现有的数字音频技术-
已设计针对数字音频技术的现有方案以适应各种使用场景。例如，最常使用的两种数字音频总线技术是：S/PDIF(Sony/Philips数字互连格式)和USB(通用串行总线)。
S/PDIF提供可在合理的短距离内操作的高数据速率数字音频总线技术。传统地用于家庭影院和其他数字高保真系统中，S/PDIF基于AES3互连标准，并可承载脉冲编码调制(PCM)音频的信道，或另选的多信道压缩环绕声格式(例如，数字影院系统(DTS)、杜比数字等)。遗憾的是，S/PDIF局限于单向链路并要求显著的接收器复杂度。具体地，S/PDIF仅支持生成音频数据帧的单个音频源。成帧的音频数据由音频宿进行解码。由于针对S/PDIF的有限的格式约束，S/PDIF局限于点对点连接，并且无法支持更复杂的拓扑(诸如音频联网所要求的)。
USB是基于主/从拓扑的通用数字总线技术。USB已成为用于计算机外围设备的事实标准，并在许多数字音频应用中常用。然而，USB基于不适用于某些应用的成批分组化数据传输。具体地，所谓的“实时音频”应用与USB“尽力而为”递送相比要求更严格的递送保证。由于实时音频应用中的瞬时数据间隙将导致可感知的“滴答声”或其他音频伪影，因此USB音频解决方案传统上依赖于作为安全裕度的大音频数据缓冲区。另外，USB设备不保证时间同步，这在回放期间导致不期望的延迟等。
最后，尽管USB在计算外围设备中被认为是“轻型的”，但在音频设备的上下文中，USB是非常复杂的总线技术，(对USB从属操作的最低要求包括处理器和大量的硬件时钟开销，例如锁相环(PLL)、延迟锁相环(DLL)等)。
鉴于现有的数字(音频)总线技术和其局限性，需要用于双向音频总线操作的改进的解决方案。理想的是，此类解决方案应当提供双向功能和复用支持，同时仍然使总线接口要求(例如物理管脚要求、协议复杂度等)最小化。
装置-
为清楚起见，下面的论述分别描述了音频源装置和音频宿装置；然而应当理解，在实际的具体实施中，此类功能可并通常确实共存在相同节点和/或设备中。例如，音频耳机传输和接收音频数据。在其他实例中，单个设备可在内部容纳具有音频能力节点(例如，与多个音频处理器结合的多个扬声器等)的所谓的“多分支”网络。
另外，尽管所述媒体主要是音频数据，但是应当理解，本文所述的各种原理适用于其他形式的媒体，包括但不限于：视频、图像、文本、流数据(例如，诸如用于高性能游戏等)。
现在参考图1，示出了一种示例性音频源100。如图所示，音频源包括处理器102、非暂态计算机可读存储器104和数字总线接口106。在一个具体实施中，非暂态计算机可读存储器104被配置为存储计算机可读指令以用于经由处理器102来执行。在一些变型中，非暂态计算机可读存储器104包括一个或多个音频数据。在其他变型中，处理器102被配置为例如经由网络接口(未示出)、另一接口(诸如模拟接口或另一数字总线接口)、麦克风或其他音频源、和/或数字总线接口106从外部源接收一个或多个音频数据。
处理器102包括中央处理单元(CPU)或数字处理器102，诸如微处理器、数字信号处理器、现场可编程门阵列(FPGA)、阵列处理器、或安装在一个或多个衬底上的多个处理部件。处理子系统还可包括附加协处理器(未示出)，诸如专用图形加速器、网络处理器、音频处理器等。
非暂态计算机可读存储器104包括可从其读出或写入其的一个或多个存储器元件。存储器元件的常见实例包括但不限于：随机存取存储器(RAM)、静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、只读存储器(ROM)、电可擦可编程ROM(EEPROM)、FLASH、磁性存储介质(例如硬盘驱动器(HDD))等。
数字总线接口106包括被配置为传输数字信号的一个或多个输出驱动器端子。在一些变型中，数字总线接口106使用单端信令，该单端信令将数字信号表示为逻辑高电压或逻辑低电压。可仅使用双(2)线(信号线和接地线)有利地实施单端信令，从而提供特别是减少的制造成本和形状因数，以及表面上增强的可靠性；然而，应当理解，可使用附加端子来提供例如与本公开一致的时钟、启用功能、检测信令、电力、接地线、附加信号信道等。在其它变型中，数字总线接口106使用差分信令，该差分信令将数字信号表示为两个互补电压(例如D+和D-)之间的相对差值。与单端信令一样，差分信令可与例如时钟、启用功能、检测信令、电力、接地线、附加信号信道等结合。
在一个示例性实施例中，数字总线接口可根据三电平信令方案来配置，该三电平信令方案由逻辑高、逻辑低和未驱动状态(其中输出驱动器端子为不活动的)组成。三电平信令方案需要三态驱动器端子，并且可用于单端信令和差分信令两者。在三电平具体实施中，当三态驱动器未被驱动时，另一耦合源可驱动总线。
图2示出了与示例性音频源100一起使用的一个简化的单端三电平总线驱动器。如图所示，总线驱动器是三态缓冲器202，该三态缓冲器接收输入信号(A)以及启用(EN)并生成输出(Y)。三态缓冲器202根据以下逻辑表来描述，其中“0”指示逻辑低，“1”指示逻辑高，并且“Z”指示未驱动状态(高阻抗)：
A EN Y
0 0 Z
1 0 Z
0 1 0
1 1 1
表1
如图2所示，三电平总线驱动器202连接至上拉/下拉分压器电阻器配置(204A,204B)。当三态缓冲器被启用时，输出将驱动逻辑高或逻辑低信号；然而，当三态缓冲器被禁用时，高阻抗状态将使得电压根据分压器电路“浮动”。
为清楚地说明，示出了单端三电平总线驱动器的一个示例性输出波形。如图所示，每个时钟边沿(上升或下降)表示采样时钟，而电压电平确定数据值(逻辑高或逻辑低)。一旦三态缓冲器被禁用，单端三电平总线驱动器的实际具体实施将表现出特征RC(电阻电容)一阶衰减。在一个具体实施中，数据值通过检测时钟信号的边沿过渡的方向(例如上升边沿或下降边沿)来确定。如技术人员将会认识到的，边沿方向可通过多种方法中的任一种方法来确定。在一个具体实施中，边沿方向由信号的逻辑电平来指示。例如，逻辑高电平(例如正电压)将指示上升边沿过渡，而逻辑低电平(例如负电压)将指示下降边沿过渡。
图3示出了与示例性音频源100一起使用的一个简化的差分三电平总线驱动器。如图所示，总线驱动器是一对互补的三态缓冲器(302A,302B)，该对互补的三态缓冲器接收输入信号(A)以及启用(EN)并生成差分输出(D+,D-)。互补的三态缓冲器302根据以下逻辑表来描述：
A EN D+ D-
0 0 Z Z
1 0 Z Z
0 1 0 1
1 1 1 0
表2
差分三电平总线驱动器电路连接至一对分压器电阻器配置(304A,304B,304C,304D)。示出了差分三电平总线驱动器的示例性输出波形。
具有源和宿功能两者的装置可利用三态信令实现双向信令(例如第一设备在传输时间期间驱动信号，并且三态控制其输出驱动器以在其他时间处接收信令)。在其他变型中，从源来说，音频数据可为单向的，但控制数据可从其他连接节点被双向接收。在其他实施例中，双向操作可利用不同的且非争论性信号端子来实施，或者可根据内部(或外部)总线仲裁器(诸如集线器等)来管理。
重新参考图1，在一个示例性实施例中，数字总线接口106传输数据信号和时钟信号。更为复杂的变体可包括附加数据信道、控制信道、错误校正信道、时钟恢复等。相关领域的普通技术人员将认识到，各种传输协议和格式可与装置100一起使用。格式要求的常见实例包括但不限于：固定长度和可变长度分组、数据帧、控制帧、保护帧、数据符号、控制符号和空符号。
在一个示例性实施例中，数字总线接口基于时分复用(TDM)。在TDM总线事务中，为耦接至总线的每个源节点分配一个或多个时隙，在该一个或多个时隙期间，源节点为唯一的总线驱动器。例如，在一个示例性TDM方案中，时间间隔(或时域)被分成多若干固定长度的周期性时隙。在对称性TDM方案中，为每个源分配相同数量的时隙。在非对称性TDM方案中，基于例如相对优先级等为每个源分配多个时隙。在一些具体实施中，TDM信令需要附加开销信令以用于例如同步、充分隔离、时隙请求/授权等。
尽管TDM方案在数字总线领域内是常见的，但是应当理解，考虑到本公开的内容，其他复用或多接入方案可为易于替代的。其他复用方案的常见实例包括但不限于频分复用(FDM)、正交频分复用(OFDM)、码分复用(CDM)等。
现在参考图4，示出了一种示例性音频宿400。如图所示，音频宿包括数字总线接口402、至并行转换器404的串口、D/A转换器406和扬声器408。在一些实施例中，音频宿可另外包括处理器和非暂态计算机可读存储器，该非暂态计算机可读存储器被配置为存储计算机可读指令以用于经由处理器来执行。
数字总线接口402包括被配置为接收数字信号的一个或多个输入缓冲器端子。在一些变型中，输入缓冲器是单端的，或者输入缓冲器可为用于差分总线的差分输入。
图5示出了与音频宿400一起使用的示例性时钟和数据恢复电路500的简化表示。如图所示，电路包括一对互补的运算放大器(op-amp)(502A,502B)，该对互补的运算放大器被配置为放大所接收的输入信号。如图所示，第一op-amp 502A的正端子和第二op-amp502B的负端子被绑定至输入信号，而第一op-amp 502A的负端子和第二op-amp 502B的正端子被绑定至浮动电压(例如其由任何耦合源的分压器电阻器配置指示)。在该配置中，第一op-amp 502A将输入信号放大为适当的逻辑高/逻辑低电压，而第二op-amp 502B将输入信号转换并放大为互补的逻辑低/逻辑高电压。互补op-amp的输出被耦接至异或(XOR)逻辑门504以用于时钟恢复，并且复位/设置(R/S)锁存器506与触发器508结合以用于数据恢复。
以下在表3中示出XOR逻辑门的真值表。
A B Y
0 0 0
1 0 1
0 1 1
1 1 0
表3
相关领域的普通技术人员将认识到，针对图2的样本波形，在每个驱动逻辑电平(逻辑高或逻辑低)期间，XOR逻辑门将断言逻辑高，而在未驱动电平期间，XOR逻辑门将断言逻辑低。因此，所得的XOR逻辑门的输出是所恢复的时钟信号。
复位/设置(R/S)锁存器506仅接受复位条件(利用逻辑高驱动R以及利用逻辑低驱动S，从而得到逻辑高的经转换的输出(Qbar))或设置条件(利用逻辑低驱动R以及利用逻辑高驱动S，从而得到逻辑低的Qbar)。触发器508基于其在时钟边沿的时间处的输入来存储并驱动输出。所得的触发器508的输出是所恢复的数据信号。
尽管针对单端输入提供了简化的时钟和数据恢复电路500，但是相关领域的普通技术人员将容易认识到，镜像的互补电路可与差分源一起使用。此外，应当理解，上述电路对于本文所述的各种原理仅是示例性的，考虑到本公开的内容，可由本领域的普通技术人员构造各种其他实现。
重新参考图4，数字总线接口(诸如示例性的简化时钟和数据恢复电路500)直接耦接到连接至并行转换器404的串口。连接至并行转换器404的串口的常见具体实施可利用移位寄存器和不同程度的逻辑来执行。连接至并行转换器404的串口在并行总线实施例中不是必需的(即，其中音频样本的每个比特具有其自身的专用布线)。更为复杂的实施例可结合逻辑和/或智能以提供先进的功能(例如多个音频信道、音频联网等)。例如，在一个实施例中，串行数据的每八(8)个比特被转换为音频样本的一个字节。在更为复杂的实施例中，串行数据的每八(8)个比特被转换为一个字节。字节流被本地处理器进一步解析为分组或帧的部分。处理器可例如通过识别时隙以及提取已嵌入到分组或帧内的音频样本来确定分组或帧是否适用于音频宿400。
在一个示例性实施例中，宿400结合可经由双向信令与音频源进行通信的简单的处理器。通信功能允许宿400向源100识别其自身、配置一个或多个设置以及在一些情况下处理数据。例如，耳机可包括足够的逻辑部件以向音频源识别其制造、固件版本和所支持的音频格式。基于通信，音频源100可将其数据速率调整为最适合音频宿400的功能。
在其他实施例中，宿400可根据硬编码功能来识别其自身，或音频源可假设宿400的最小默认功能。例如，除非另外指明，否则音频源可假设音频宿可通过单个信道接收固定比特的音频样本(例如8位、16位、32位等)以用于在固定音频范围(例如20Hz至20KHz)内进行音频复制。
D/A转换器406将音频样本转换为用于驱动扬声器408的模拟电压或电流。传统的具体实施可进一步结合一个或多个放大器和/或增益级以提供用于实现音频复制的足够的电力。
示例性数字音频总线-
图6为表示一个示例性时分复用(TDM)总线的逻辑框图，该示例性TDM总线能够在多个所连接的节点(“多分支”功能)上进行双向数据传输。如图所示，第一音频源602经由单向链路向多个音频宿(604A,604B,604C)提供音频数据。多个音频宿中的每个音频宿还能够向音频源602传输控制信息，该控制信息可用于例如识别、寻址、多信道功能等。
在操作期间，音频源602传输一个或多个发现请求。作为响应，音频宿(604A,604B,604C)中的每个音频宿利用配置信息来进行响应，该配置信息包括但不限于：软件版本、可用的功能/限制、宿标识符等。每个节点实施基于争辩的接入方案，例如每个宿在活动事务期间不尝试进行总线接入，并且如果在两次同时进行的接入尝试之间检测到冲突，则在重新尝试接入之前，该宿在随机的退出周期内退出。
在发现之后，音频源602轮流配置音频宿中的每个音频宿，使用唯一的标识符来对适当的宿进行唯一寻址。在一些变型中，源可需要基于“先到先得”来分配地址(例如在宿不具有唯一标识符的系统中)。
在初始化并配置音频宿之后，音频源根据所分配的时隙根据媒体文件来传输音频数据。例如，音频设备可在第一时隙期间向第一宿(604A)传输第一信道的音频数据，在第二时隙期间向第二宿(604B)传输第二信道的音频数据，以及在第三时隙期间向第三宿(604C)传输第三信道的音频数据。在一些具体实施中，可另外为宿分配上游时隙以用于提供控制反馈，和/或其他上行数据。
方法-
现在参考图7，呈现出用于双向音频总线操作的一种一般化方法。在一个示例性实施例中，音频源和宿的网络与时分复用(TDM)双向总线连接。
在方法700的步骤702处，网络的每个节点被发现。在一个实施例中，发现过程在发现周期期间进行。可例如在上电时、部件唤醒时、带外通知时、软件发现时等触发发现周期。
在集中式管理的实施例中，网络的每个节点尝试向至少一个中心节点注册。在分布式实施例中，网络的每个节点必须向每个其他所连接的节点注册。在其他实施例中，一个或多个节点可需要对总线的控制进行仲裁，即中心节点可为动态确定的。
此外，应当理解，尽管可使用发现，但是某些具体实施能够以“固定”方式来配置。固定实施例可用于在复杂度方面不发生显著变化的设备(例如单个源设备和宿设备等)。
在方法700的步骤704处，为每个节点分配一个或多个网络参数。在集中式管理的实施例中，中心节点确定并分配网络参数。在分布式实施例中，网络的每个节点协商适当的网络参数。在一个实施例中，经由双向通信链路为每个节点分配一个或多个网络参数。双向通信链路被配置为在网络的节点之间发送和接收控制数据。
网络参数的常见实例包括例如一个或多个所分配的时隙、吞吐量和/或延迟要求、地址分配、优先次序、通信协议等。
在方法700的步骤706处，网络被启用以用于操作，并且数据可被处理。一旦网络参数被解析，则网络可被启用。例如，一旦已为每个节点分配用于通信/数据的适当的时隙，则网络可进行操作，而没有另外的基于争辩的问题。
现在参考图8，呈现生成时钟信号以用于通过音频总线传输音频数据的方法的一个实施例。在一个具体实施中，时钟信号的配置指示正传输至宿节点的音频数据。
在方法800的步骤802处，音频数据从经由音频总线的传输被接收。音频数据可从多个音频源被接收。例如，计算机化或电子设备的各个内部部件被配置为输出音频数据，诸如音频芯片组。另外，音频数据可经由例如音频输入从计算机化设备/电子设备外部的部件接收，所述部件可被配置为接收模拟信号或数字数据。在模拟信号实施例中，所接收的模拟信号可在进一步处理前被转换为数字音频信号。
在步骤804处，时钟信号根据所接收的音频数据来生成。时钟信号的每个时钟周期被配置为指示音频数据的相应值。在一个实施例中，根据网络启用来进一步生成时钟信号(图7的步骤706)。例如，可为音频网络的每个节点分配用于接收和/或传输数据的时隙。因此，所生成的时钟信号的每个时隙将被生成以在节点的所分配的时钟周期处向该节点传输音频数据。通过根据所分配的时隙来配置时钟信号，音频数据可在任一特定的时钟周期时段中被提供至多个节点。
在一个具体实施中，时钟信号的电压电平基于音频数据的对应值。例如，如果比特值为“1”的音频数据被接收到，则所生成的时钟信号以高电压电平生成。如果比特值为“0”的音频数据被接收到，则所生成的时钟信号以低电压电平生成。在另一个具体实施中，所接收的音频数据的比特值生成以边沿过渡开始的时钟周期，该边沿过渡根据所接收的音频数据的比特值为上升边沿或下降边沿。
在步骤806处，所生成的时钟信号通过音频总线传输。在一个实施例中，所生成的时钟信号根据网络启用来传输(步骤706)。例如，音频总线的某些时隙可被启用，以在生成时钟信号的节点处接收数据。因此，针对被分配以通过音频总线接收数据的那些时隙，暂停传输所生成的时钟信号，直到用于将数据传输至节点的下一个所调度的时隙出现。
现在参考图9，呈现出节点从通过音频总线接收到的时钟信号得出音频数据的方法的一个实施例。在一个具体实施中，时钟信号由源设备通过连接至多个宿设备的音频总线来传输。
在方法900的步骤902处，节点通过音频总线接收所生成的时钟信号。所生成的时钟信号可包含用于多个节点的音频数据。在此类实施例中，节点可被配置为辨别所接收的时钟信号中的哪些部分包括用于相应节点的数据。在一个具体实施中，音频总线的传输根据时分复用(TDM)方案来配置。可为每个节点分配时钟周期的用于接收音频数据的多个时隙。因此，一旦节点知道节点的相应时隙，则节点在所分配的时隙期间监测所接收的时钟信号。
在步骤904处，节点根据所接收的时钟信号来确定音频数据值。时钟信号在该具体实施中被配置为指示每个时钟周期处的音频数据的数据值。使用时钟的边沿过渡来确定定时，除了能够从时钟信号其自身得出音频数据之外，节点还能够接收所传输的音频数据。
在一个实施例中，节点确定针对时钟周期的与所分配的时隙相关联的数据值。在另一个实施例中，节点确定所接收的时钟信号的每个时钟周期的值。然而，被分配至相应节点的时隙的数据值被忽略或丢弃。在一个具体实施中，时钟周期的电压电平被用于确定数据值。在另一个具体实施中，节点被配置为检测时钟周期的边沿过渡的方向(例如上升边沿或下降边沿)以确定时钟周期的数据值。
在步骤906处，所确定的音频值被输出以用于进一步处理。在一个实施例中，所确定的音频数据值被修改为输出过程的一部分。例如，所生成的时钟信号的时钟速度可不同于用于处理所确定的音频数据的时钟速度。因此，所确定的音频数据的时钟速度(即所生成的时钟信号的时钟速度)可调整为对应于所需的音频数据时钟速度(例如通过时钟速度划分)。
使用时钟信号其自身来指示音频数据的一个突出的优点是可避免使用其他定时装置，诸如锁相环(PLL)或延迟锁相环(DLL)，因为不需要使单独的时钟信号和数据信号之间的定时相关联。
应当认识到，虽然以方法的特定步骤顺序描述了某些实施例，但是这些描述对于本公开的更广泛的方法仅是示例性的，并且可根据具体应用的需求来进行修改。在某些情况下，某些步骤可呈现为不必要的或可选的。此外，可将某些步骤或功能添加至所公开的实施例，或者两个或更多个步骤的性能的次序可加以排列。所有此类变型都被视为被包含在本文所公开和要求的原理中。
虽然上述详细说明已示出、描述并指出各种实施例的新颖特征，但应当理解，可由本领域的技术人员在所示的设备或过程的形式和细节方面作出各种省略、替代和修改。前述描述目前被视为实施本文所述原理的最佳模式。本说明书绝不旨在进行限制，而应视为对于一般原理是示例性的。应结合权利要求书来确定本公开的范围。

Claims (20)

1.一种多个总线节点中的给定总线节点内的数字总线架构，包括：
时分复用TDM信令协议，所述TDM信令协议被配置为传输包括实时数字数据的时钟信号，所述时钟信号被配置为在总线接口上针对所述实时数字数据来启用多分支连通性；以及
所述总线接口，包括三电平信令方案，其中(i)所述三电平信令方案被配置为使得所述给定总线节点能够向所述多个总线节点中的多个其他总线节点提供所述时钟信号和所述实时数字数据，(ii)所述实时数字数据在所述时钟信号的一时隙处的数据值由所述时钟信号在所述时隙处的电压电平指示，并且(iii)所述三电平信令方案还被配置为启用针对所述总线接口的基于争用的接入；
其中所述多个总线节点中的每个总线节点被配置为彼此通信以选择所述多个总线节点中的哪个包括所述给定总线节点，所选择的给定总线节点被配置为向所述多个其他总线节点提供所述实时数字数据；
其中所述基于争用的接入包括所述多个总线节点的配置，所述多个总线节点的配置包括把对应时隙分配给所述多个其他总线节点中的每个其他总线节点；并且
其中在所述多个总线节点的所述配置后，所述给定总线节点还被配置为根据分配给所述多个其他总线节点中的每个其他总线节点的对应时隙向所述多个其他总线节点中的每个其他总线节点提供所述实时数字数据。
2.根据权利要求1所述的架构，其中所述三电平信令方案还被配置为使得所述总线节点能够从所述多个其他总线节点中的任一总线节点接收所述时钟信号。
3.根据权利要求2所述的架构，其中所述实时数字数据包括数字音频数据，所述数字音频数据具有与其相关联的一个或多个服务质量要求。
4.根据权利要求2所述的架构，其中所述实时数字数据的所述数据值从所述时钟信号的时钟周期得出。
5.根据权利要求2所述的架构，其中所述三电平信令方案的信令选自由以下各项组成的组：(i)单端信令和(ii)差分信令。
6.一种操作包括多个总线节点的数字音频网络的方法，其中每个总线节点包括一个或多个音频源和/或一个或多个音频宿，所述方法包括：
对所述数字音频网络的控制进行仲裁，所述仲裁包括动态确定所述多个总线节点中的哪个包括中心节点；
接收待传输至所述数字音频网络的所述多个总线节点中的多个其他总线节点的音频数据；
基于所述多个总线节点中的哪个包括所述中心节点的所述动态确定，根据分配给所述多个总线节点中的所述多个其他总线节点的时隙，传输所述音频数据；
传输具有边沿过渡和逻辑电平的实时时钟信号；以及
使得所述实时时钟信号的每个边沿过渡传达所接收的音频数据的一个时钟周期，并且使得与所述时钟周期相关联的所述实时时钟信号的每个逻辑电平传达与所接收的音频数据相关联的数据值。
7.根据权利要求6所述的方法，其中所述实时时钟信号的所述传输还包括把所述实时时钟信号传输至所述数字音频网络的所述多个总线节点中的任一总线节点。
8.根据权利要求6所述的方法，其中传输所述实时时钟信号还包括根据三电平信令方案进行传输。
9.根据权利要求6所述的方法，其中传输所述实时时钟信号还包括在双向链路上传输控制数据以及在单向链路上传输所述实时时钟信号。
10.根据权利要求6所述的方法，其中所述仲裁包括将一个或多个时隙分配至一总线节点以用于传输所述实时时钟信号。
11.一种简化的数字数据接口，包括：
双线式信令导体接口；和
逻辑部件，所述逻辑部件被配置为在所述双线式信令导体接口上实施时分传输协议，以便针对数字音频数据的接收来启用单端信令；和
被配置为检测两个或更多个总线节点之间的冲突的逻辑部件，并且基于所检测到的冲突，所述逻辑部件还被配置为在再次尝试接收所述数字音频数据前等待一随机时段；
其中：
所述数字音频数据包括时钟信号，该时钟信号包括多个时钟周期；
所述逻辑部件还被配置为从所述多个时钟周期的相应时钟周期处所述时钟信号的逻辑电平得出所述数字音频数据的数据值；并且
所述时分传输协议被配置为使得能根据分配给一个或多个音频宿的时隙来传输所述数字音频数据，所述时钟信号是基于所分配的时隙而生成的。
12.根据权利要求11所述的简化的数字数据接口，其中所述数据值基于所述相应时钟周期的逻辑电平而得出。
13.根据权利要求11所述的简化的数字数据接口，其中所述数据值基于所述时钟周期的边沿过渡的边沿方向而得出。
14.根据权利要求11所述的简化的数字数据接口，其中：
所述简化的数字数据接口被分配有所述时钟信号的一个或多个时隙；并且
数据值在与所分配的一个或多个时隙对应的所述周期内从所述时钟信号得出。
15.一种在包括多个总线节点的数字音频网络中使用的音频源，其中每个总线节点包括一个或多个音频源和/或音频宿，所述音频源包括：
用于对所述数字音频网络的控制进行仲裁的装置，用于仲裁的所述装置包括用于动态确定所述多个总线节点中的哪个包括中心节点的装置；
用于接收待传输至所述数字音频网络的所述多个总线节点中的多个其他总线节点的音频数据的装置；
用于基于所述多个总线节点中的哪个包括所述中心节点的所述动态确定，根据分配给所述多个总线节点中的所述多个其他总线节点的时隙来传输所述音频数据的装置；和
用于传输具有边沿过渡和逻辑电平的实时时钟信号的装置；
其中所述实时时钟信号的每个边沿过渡传达所接收的音频数据的一个时钟周期，并且与所述时钟周期相关联的所述实时时钟信号的每个逻辑电平传达与所接收的音频数据相关联的数据值。
16.根据权利要求15所述的音频源，其中用于传输所述实时时钟信号的所述装置包括用于把所述实时时钟信号传输至所述数字音频网络的所述多个总线节点中的任一总线节点的装置。
17.根据权利要求15所述的音频源，其中用于传输所述实时时钟信号的装置基于三电平信令方案。
18.根据权利要求15所述的音频源，其中用于传输所述实时时钟信号的装置进一步包括用于在双向链路上传输控制数据的装置以及用于在单向链路上传输所述实时时钟信号的装置。
19.根据权利要求15所述的音频源，其中用于仲裁的装置包括用于将一个或多个时隙分配至一总线节点以用于传输所述实时时钟信号的装置。
20.根据权利要求19所述的音频源，其中所述实时时钟信号至少基于所分配的一个或多个时隙来进一步配置。
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