JPH01105629A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＰＣＭディジタル通信における受信符号列の
フレーム同期回路に関する。

〔従来の技術〕

ＰＣＭディジタル通信においては、受信部で到来符号列
１フレームの始点を知る必要がある。その為、あらかじ
め送信部で特定パターンのフレーム同期パルスがフレー
ム中の特定場所に挿入される。

受信側でフレーム同期パルスを検出する方法として種々
の方式が提案されているが、代表的な従来方式としては
、特公昭４５−２４２５４号公報あるいは、特開昭５４
−１２９８１８号公報に記載の、１ビット即時シフト方
式が挙げられる。

この１ビット即時シフト方式は、受信部でフレーム同期
パルスが存在すると判断した位１にフレ−ム同期パルス
が存在しない時、受信符号列の１ピント分だけタイミン
グパルスを即時にシフトしてフレーム同期パルスを探策
する方法である。

〔発明が解決しようとする問題点〕

上記従来方式は、受信符号列を連続的に探策する為に、
同期引込み時間が弗素に短いという長所を持つ、しかし
、一方、フレーム同期パルスの存在の有無の判別及び、
タイミングパルスのシフトを、受信符号列１ピントの時
間内で実施せねばならない。従って、回路全体を、高速
の論理素子で構成せねばならず、特に、伝送速度１００
Ｍｂ／ｓ以上のＰＣＭ通信に対して、回路消費電力の増
大、素子価格の上昇、回路実装条件の制約等の問題点が
ある。

本発明の目的は、低速の論理素子で構成でき、しかも１
ピント即時シフト方式と等しい同期引込み時間もったフ
レーム同期回路を提供することにある。

〔問題点を解決するための手段〕 上記目的は、受信ディジタル符号列からフレーム同期パ
ルスを検出する回路であって、受信ディジタル符号列を
Ｎビットのパラレルデータ列に変換する直並列変換回路
と、受信タイミングパルスを分周する分周器と、該分周
器出力を取込タイミングとして上記パラレルデータを一
定期間記憶し且つシフト機能を有するラッチ回路と、該
ラッチ回路に記憶されたパラレルデータからフレーム同
期パルス位置を検出すると共にフレーム同期パルス位置
をパラレルデータの特定位置にシフトさせる手段より構
晟することで、達成される。

〔作　　用〕

受信ディジタル列に対して直並列変換を施してパラレル
データ列とし、パラレルデータに対してフレーム同期パ
ルス位置の検出を行なう。ランチ回路はパラレルデータ
を一定期間記憶し、フレーム同期パルスの検出は、ラッ
チ回路に記憶されたたパラレルデータ全てに対して行な
う。これは、連続する受信ディジタル列に対して、フレ
ーム同期パルスを探策するのと同等であり、フレーム同
期引込み時間も、１ピント即時シフト方式と等しい特性
が実現される。

また、ランチ回路に記憶されたたパラレルデータ中のフ
レーム同期パルス位置の検出及び、パラレルデータのシ
フトは、次のフレーム同期パルスまでの間に処理すれば
よいので、低速論理素子を使用することができる。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第１図は、本発明の一実施例に係るフレーム同期回路の
構成図である。

尚、本実施例では、受信ディジタル符号列を第２図に示
すフレーム構成、即ち１フレームが５７６ビツト、１サ
ブフレームが１４４ビツト、フレーム同期パルスＦ＋、
Ｆｚ、Ｆｓ、Ｆａ　＝１．０．０．１とし、直並列変換
後のパラレルデータビット数を９ピントとした場合につ
いて説明するが、本発明がこれに限定されるものではな
いことはいうまでもない。

第１図に示すフレーム同期回路は、受信ディジタル符号
列１からフレーム同期パルスを検出する回路であって、
受信ディジタル符号列１を９ビツトのパラレルデータ列
６に変換する直並列変換回路２と、受信タイミングパル
ス３を分周する分周器４と、該分周器４出力を取込タイ
ミングとして上記パラレルデータ６を一定期間記憶し且
つシフト機能を有するラッチ回路８と、レフアンスパル
ス発生回路９と、分周器４からの指示信号１４によりレ
フアンスパルス発生回路９から出力された信号１０とラ
ッチ回路８の最右端に格納されている信号とを比較し比
較結果１２を分周器４に出力する比較器１１と、ラッチ
回路８に格納された９ビツトの各パラレルデータ（ラッ
チ回路８の最右端のデータは反転させる）のアンドをと
るＡＮＤ回路１５と、ラッチ回路８に格納された９ビツ
トの各パラレルデータ（ランチ回路８の最右端のデータ
は反転させる）のノア論理をとるＮＯＲ回路１６と、Ａ
ＮＤ回路１５およびＮＯＲ回路１６の出力のオア論理１
８をとり分周器４に出力するＯＲ回路１７で構成される
。

斯かる構成により、受信ディジタル符号列１は、直並列
変換回路２に加えられ、受信タイミングパルス３を分周
器４により分周して得られた選択信号５を使って、９ピ
ントのパラレルデータ６に分割される。

フレーム同期パルスヲ含むべきパラレルデータは、パラ
レルデータ１６個に対し１個発生するが、これは、分周
器４により発生するタイミング信号７を使って、１ビツ
トシフト可能なラッチ回路８に記憶される。フレーム同
期完了時には、ラッチ回路８右端のビットにフレーム同
期パルスが記憶されることになる。レフアンスパルス発
生回路９は、到来すべきフレーム同期パルスと同一の出
力パルス１０ヲ発生する。レフアンスパルス発生回路９
の出力パルス１０とラッチ回路８の右端のビットとが比
較器１１にて比較される。両者が一致した場合は、比較
器１１の出力１２は“０°となり、次のサブフレームの
最初のパラレルデータに対して同様の動作が行なわれる
。両者が一致しない場合は、比較器１１の出力１２は“
１゛　となり、これが分周器４に加えられ、次のパラレ
ルデータが発生するまでの間に以下の処理が行なわれる
。

まず、ラッチ回路８に１ビツト右シフトのタイミングパ
ルス１３が加えられる。

次に、分周器４の計数を１パルスだけ停止する。

従って、第３図に示すごとく、受信ディジタル符号列１
とパラレルデータ６との対応関係が１ビツトずれること
になる。

尚、第３図において、τは受信タイミングパルスの１周
期であり、またパラレルデータ６及びラッチ回路８の内
容の各欄の左すみ及び中央の数字は夫々フレーム中の位
置及びデータを示している。

上記処理の後、再び、ラッチ回路８の右端のビットと、
レフアンスパルス発生回路９の出力パルス１０とを比較
し、一致、不一致により、上述の動作を（り返す。第３
図に示した例では、２回のビットシフト処理により、フ
レーム同期パルスはパラレルデータ中の目標の位置に復
帰する。

レフアンスパルス発生回路９の出力は、１サブフレーム
に１回発生する分周器４の出力パルス１４により、１サ
ブフレームごとに更新される。

以上の説明は、ラッチ回路８に記憶されたパラレルデー
タ中にフレーム同期パルスと同種のパルスが含まれてい
る場合の動作であるが、パラレルデータが全てフレーム
同期パルスと異なるパルスであった場合は、次の様に動
作する。

パラレルデータが全てフレーム同期パルスと異なるパル
スであった場合は、第１図のＡＮＤ回路１５またはＮＯ
Ｒ回路１６の何れかの出力が“１°となり、ＯＲ回路１
７の出力１８は“１°　となって検出される。この場合
は、第４図に示す様な動作を行なう。すなわち、次のパ
ラレルデータ発生時に分周器４のカウントをリセットし
、次にパラレルデータをラッチ回路８に記憶する。これ
は、フレーム同期パルスの探策を、受信ディジタル符号
列上で連続的に行なうことに相当する。

以上により、１ビット即時シフトと全く同一のフレーム
同期引込みを行なうことができる。

本実施例によれば直並列変換回路２及び分周期３を除い
て、論理素子の動作速度の制限はパラレルデータの更新
の速度で決定される為に並列ビット数分の１でよく、低
速論理素子が使用可能となる。

実際のＰＣＭ通信で使われるフレーム同期回路には、通
常、回路動作の安定性の為に前方保護や後方保護回路が
付加されるが、何れもフレーム同期の動作に本質的な違
いは生ぜず、本実施例にも付加できる。

尚、受信ディジタル符号別の最大符号連続長が並列ビッ
ト数より短い場合は、上記のラッチ回路８に記憶される
パラレルデータの中に少なくとも１個、探策中のフレー
ム同期パルスと同種のビットを含む為、実施例第１図中
のＡＮＤ回路１５、ＮＯＲ回路１６、ＯＲ回路１７から
構成される検出回路は不用となる。

〔発明の効果〕

本発明によれば、低速の論理素子を使って１ビット即時
シフト方式と等しい引込み時間を持つ高速のフレーム同
期回路を構成できるので、高価で消費電力の大きな高速
論理素子の使用数を減らすことができ、消費電力の低減
および経済性向上等の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るフレーム同期回路の構
成図、第２図は第１図に示すフレーム同期回路を適用す
るときのフレーム構成図、第３図及び第４図は受信ディ
ジタル符号列とパラレルデータとランチ回路の内容との
関係説明図である。 １・・・受信ディジタル符号列、２・・・直並列変換回
路、３・・・受信タイミングパルス、４・・・分周器、
５・・・選択信号、６・・・パラレルデータ、７・・・
ラッチ用タイミング信号、８・・・ラッチ回路、９・・
・レフアンスパルス発生回路、ｌＯ・・・レフアンスパ
ルス、１１・・・比較器、１２・・・比較器出力、１３
・・・１ビット右シフト用タイミング信号、１４・・・
レフアンスパルス更新用タイミング信号、１５・・・Ａ
−Ｎ０回路、１６・・・ＮＯＲ回路、１７・・・ＯＲ回
路、１８・・・検出信号。 代理人　弁理士　　　秋　本　　正　実第１図 手続補正書輸釦 昭和６３年４月　１日

Claims (1)

1. 【特許請求の範囲】 １、受信ディジタル符号列からフレーム同期パルスを検
   出する回路であって、受信ディジタル符号列をＮビット
   のパラレルデータ列に変換する直並列変換回路と、受信
   タイミングパルスを分周する分周器と、該分周器出力を
   取込みタイミングとして上記パラレルデータを一定期間
   記憶しかつシフト機能を有するラッチ回路と、該ラッチ
   回路に記憶されたパラレルデータからフレーム同期パル
   ス位置を検出するとともにフレーム同期パルス位置をパ
   ラレルデータの特定位置にシフトさせる手段より構成さ
   れることを特徴とするフレーム同期回路。 ２、前記ラッチ回路に記憶されたパラレルデータ中にフ
   レーム同期パルスが存在しないことを検出する論理回路
   と、該論理回路検出出力発生時に前記分周期をリセット
   するとともに次のパラレルデータを前記ラッチ回路に記
   憶させる回路とを備えることを特徴とする特許請求の範
   囲第１項記載のフレーム同期回路。