SU815946A1 - Устройство дл синхронизациипО циКлАМ - Google Patents
Устройство дл синхронизациипО циКлАМ Download PDFInfo
- Publication number
- SU815946A1 SU815946A1 SU792767900A SU2767900A SU815946A1 SU 815946 A1 SU815946 A1 SU 815946A1 SU 792767900 A SU792767900 A SU 792767900A SU 2767900 A SU2767900 A SU 2767900A SU 815946 A1 SU815946 A1 SU 815946A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- shift register
- output
- signals
- comparison result
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Multi Processors (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ПО ЦИКЛАМ
I
Изобретение относитс к устройствам обработки информации и может использоватьс в системах с импульсно-кодовой модул цией , в системах передачи дискретных сообщений .
Известно устройство дл синхронизации по циклам, содержащее первый и второй регистры сдвига, выходы разр дов которых через дещифратор подключены к первому входу решающего блока, второй вход которого вл етс входом устройства 1.
Однако известное устройство имеет сравнительно низкую помехоустойчивость синхро низации при передаче информации по каналам св зи с помехами, обусловленную невыделением синхросигналов при искажении прин тых синхроимпульсов. Действительно, в режиме поиска синхронизма детерминированные синхроимпульсы, прин тые с ошиб кой , ложно преобразуютс в комбинации, соответствующие информационным позици м- цикла, что преп тствует правильному накоплению синхросигналов в регистрах сдвига и, следовательно, выделению цикловой фазы дещифратором синхросигнала.
Цель изобретени - повыщение помехоустойчивости синхронизации.
Claims (1)
- Цель достигаетс тем, что в устройство дл синхронизации по циклам, содержащее первый и второй регистры сдвига, выходы разр дов которых через дешифратор подключены к первому входу решающего блока, второй вход которого вл етс входом устройства , введены блок сравнени , формирователь сигналов результата сравнени , блок коррекции и управл емый инвертор, при этом второй вход рещающего блока и выход первого регистра через последовательносоединенные блок сравнени , формирователь сигналов результата сравнени и блок коррекции подключены к одному из входов управл емого инвертора, к двум другим входам которого подключены соответственно выход первого регистра сдвига и второй вход решающего блока, а выход управл емого инвертора подключён к входу первого регистра сдвига, выход формировател сигналов результатов сравнени подключен к входу второго регистра сдвига, выход которого подключен к второму входу формировател сигналов результата сравнени , к третьему входу которого подключен другой выход блока коррекции, к другому входу которого подключен выход решающего блока . На чертеже представлена структурна электрическа схема предлагаемого устройства . Устройство дл синхронизации по циклам содержит первый 1 и второй 2 регистры сдвига, дешифратор 3, решающий блок 4, блок 5 сравнени , формирователь 6 сигналов результата сравнени , блок 7 коррекции и управл емый инвертор 8. Устройство работает следующим образом . На вход устройства поступает последовательность двоичных знаков сообщени , в которой с определенной периодичностью следуют детерминированные синхроимпульсы, например единичные. На остальных информационных позици х цикла присутствуют информационные знаки, которые по вл ютс случайно. В режиме синхронизации принимаемые знаки через управл емый инвертор 8 занос тс в первый регистр 1 сдвига с числом разр дов, равным длине цикла передачи знаков сообщени . В дальнейшем эти знаки с выхода первого регистра сдвига сопоставл ютс в блоке 5 сравнени со знаками, поступающими на вход устройства из канала св зи. Во втором регистре 2 сдвига производитс накопление результатов.оценок дл каждого сравниваемого двоичного знака следующим образом. При наличии совпадени знаков блок 5 сравнени вырабатывает единичные сигналы на формирователь 6 сигналов результата сравнени . Этот формирователь дл каждого знака образует двоичное т-разр дное число, причем сигналы совпадени увеличивают значение сигналов результата сравнени , а сигналы несовпадени уменьшают значение сигналов результата сравнени , которые поступают с выхода второго регистра 2 сдвига. По результатам сравнени блок 7 коррекции с помощью управл емого инвертора 8 производит запись сигналов в первый регистр 1 сдвига и установку значений результатов сравнени в формирователь б сигналов результата сравнени в соответствии со следующим , алгоритмом. Если полученное значение результата сравнени превышает установленное пороговое значение, то в первый регистр 1 сдвига переписываетс сигнал с его выхода, а во второй регистр2 .сдвига - полученное значение результата сравнени . В том случае, когда значение результата сравнени становитс равным или ниже порогового значени , в первый регистр 1 записываетс инверсное значение сигнала , а ВО второй регистр 2 сдвига - новое исходное значение результата сравнени . Ввиду того, что во втором регистре 2 сдвига на позици х синхроимпульсов в большинстве случае имеетс максимальное зна-чение результата сравнени , то синхроимпульсы , искаженные в канале св зи помехами , как правило, не привод т к стиранию единичных сигналов в первом регистре 1 сдвига . Однако если это и произойдет, то при последующих циклах правильного приёма синхроимпульсов из канала св зи единичный сигнал в первом регистре 1 сдвига восстанавливаетс . В результате повыщаетс помехоустойчивость синхронизации. В блоке 7 коррекции пороговые значени дл единичных сигналов, накопленных в первом регистре I сдвига, устанавливаютс отличными от пороговых значений дл нулевых сигналов. При этом оптимальные значени порогов выбираютс , исход из веро тностных характеристик как используемого канала св зи, так и передаваемой информационной последовательности знаков. Это позвол ет обеспечить более быструю очистку регистра сдвига от сигналов на информационных позици х при одновременном сохранении единичного сигнала на синхронной позиции. Дещифратор 3, подключенный к разр дам первого и второго регистров сдвига, производит выделение синхросигналов. В процессе дальнейшей работы решающий блок 4 выносит решение о наличии или отсутствии синхронизма по циклам на основе сравнени входных синхроимпульсов и сигнала с выхода дещифратора 3. В режиме синхронизма по циклам сигнал с выхода решающего блока 4 не поступает. В случае обнаружени рассинхронизации или невыделени си«хросигналов устройство переводитс в состо ние поиска, когда в первый регистр I сдвига производитс запись знаков из канала св зи,а во второй регистр 2 сдвига - новых значений результата сравнени . В предлагаемом устройстве повышение помехоустойчивости синхронизации достигаетс за счет более быстрой очистки регистра сдвига от сигналов на информационных позици х при одновременном сохранении или восстановлении синхросигналов на синхронной позиции цикла. При этом реализуетс оптимальный алгоритм вынесени решени , исход из веро тностных характеристик канала св зи и статистических характеристик передаваемой информационной последовательности . Формула изобретени Устройство дл синхронизации по циклам содержащее первый и второй регистры сдвига , выходы разр дов которых через дешифратор подключены к первому входу решающего блока, второй вход которого вл етсвходом устройства, отличающеес тем, что, с целью повышени помехоустойчивости синхроиизации , введены блок сравнени , формирователь сигналов результата сравнени , блок коррекции и управл емый инвертор, при этом второй вход решающего блока и выход первого регистра через последовательно соединенные блок сравнени , формирователь сигналов результата сравнени и блок коррекции подключены к одному из входов управл емого инвертора, к двум другим входам которого подключены соответственно выход первого регистра сдвига и второй вход решающего блока, а выход управл емого инвертора подключен к входу первого регистра сдвига, выход формировател сигналов результатов сравнени подключен к входу второго регистра сдвига, выход которого подключен к второму входу формировател сигналов результата сравнени , к третьему входу которого подключен другой выход блока коррекции, к другому входу которого подключен выход решающего блока.Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 510797, кл. Н 04 t 7/08, 1971.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792767900A SU815946A1 (ru) | 1979-05-14 | 1979-05-14 | Устройство дл синхронизациипО циКлАМ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792767900A SU815946A1 (ru) | 1979-05-14 | 1979-05-14 | Устройство дл синхронизациипО циКлАМ |
Publications (1)
Publication Number | Publication Date |
---|---|
SU815946A1 true SU815946A1 (ru) | 1981-03-23 |
Family
ID=20828434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792767900A SU815946A1 (ru) | 1979-05-14 | 1979-05-14 | Устройство дл синхронизациипО циКлАМ |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU815946A1 (ru) |
-
1979
- 1979-05-14 SU SU792767900A patent/SU815946A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3523291A (en) | Data transmission system | |
GB1275446A (en) | Data transmission apparatus | |
US4131761A (en) | Method of and means for conveying and recovering supplementary message signals superimposed upon a multilevel signal stream in a digital transmission system | |
EP0039150B1 (en) | Methods of and apparatuses for processing binary data | |
US3783383A (en) | Low disparity bipolar pcm system | |
US3775685A (en) | Apparatus for automatically checking pulse-distortion correction in a signal channel | |
US3828346A (en) | Pcm transmission system | |
US4503546A (en) | Pulse signal transmission system | |
SU815946A1 (ru) | Устройство дл синхронизациипО циКлАМ | |
US4213007A (en) | Method and apparatus for monitoring a pulse-code modulated data transmission | |
EP0450148A2 (en) | Decoding circuit for inhibiting error propagation | |
US4788605A (en) | Receive Manchester clock circuit | |
US4034404A (en) | Signal combining system for binary pulse signals | |
EP0124576B1 (en) | Apparatus for receiving high-speed data in packet form | |
US6600793B1 (en) | Minimal overhead early late timing recovery | |
US3548104A (en) | Method of synchronization in binary communication systems | |
GB1417325A (en) | Method of indicating slippage during data transmission | |
JPS5930352B2 (ja) | 多値符号伝送方式 | |
SU866772A1 (ru) | Устройство дл цикловой синхронизации | |
SU688082A1 (ru) | Система передачи дискретной информации | |
SU454702A1 (ru) | Устройство дл асинхронного сопр жени в синхронном канале св зи | |
SU628629A1 (ru) | Устройство цикловой синхронизации | |
SU1573550A1 (ru) | Устройство дл передачи и приема дискретных сообщений | |
SU1223385A1 (ru) | Система св зи с многоосновным кодированием | |
SU1406809A2 (ru) | Устройство дл приема биимпульсных сигналов |