JP2857852B2 - フレーム同期コード検出回路 - Google Patents
フレーム同期コード検出回路Info
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Description
【０００１】
【発明が属する技術分野】本発明は高速のフレームデー
タからフレーム同期コードを検出するための回路に関
し、特に、特に、衛星からシリアルデータとして送られ
る高速フレームデータからフレーム同期コードを検出す
る際に用いられるフレーム同期コード検出回路に関す
る。
タからフレーム同期コードを検出するための回路に関
し、特に、特に、衛星からシリアルデータとして送られ
る高速フレームデータからフレーム同期コードを検出す
る際に用いられるフレーム同期コード検出回路に関す
る。
【０００２】
【従来の技術】一般に、地球上の資源管理／環境監視を
行う際、衛星からの広域探査（リモートセンシング）デ
ータを地上で受けている。この際、地上においてデータ
復調を可能とするため、リモートセンシングデータはフ
レーム同期コードが先頭に付加されたフレームデータと
なっている。
行う際、衛星からの広域探査（リモートセンシング）デ
ータを地上で受けている。この際、地上においてデータ
復調を可能とするため、リモートセンシングデータはフ
レーム同期コードが先頭に付加されたフレームデータと
なっている。
【０００３】近年、このようなリモートセンシングデー
タは高精細度化され、その結果、フレームデータのビッ
トレートは益々高速化されており、高速フレーム同期装
置において、フレームデータの先頭に付加されているフ
レーム同期コードを検出して、リモートセンシングデー
タとして復調している。
タは高精細度化され、その結果、フレームデータのビッ
トレートは益々高速化されており、高速フレーム同期装
置において、フレームデータの先頭に付加されているフ
レーム同期コードを検出して、リモートセンシングデー
タとして復調している。
【０００４】高速フレーム同期装置にはフレーム同期検
出回路が備えられており、このようなフレーム同期検出
回路（フレーム同期方式）として従来種々の回路（方
式）が知られている（例えば、特開昭６３−２２８８３
４号公報及び特開平５−２３５９２４号公報）。
出回路が備えられており、このようなフレーム同期検出
回路（フレーム同期方式）として従来種々の回路（方
式）が知られている（例えば、特開昭６３−２２８８３
４号公報及び特開平５−２３５９２４号公報）。
【０００５】ここで、図３を参照して、特開昭６３−２
２８８３４号公報に記載されたフレーム同期方式につい
てついて概説する。
２８８３４号公報に記載されたフレーム同期方式につい
てついて概説する。
【０００６】このフレーム同期方式では、フレームデー
タ発生部１１及びデータ受信部１２が備えられている。
フレームデータ発生部１１ではデータを受けると、送信
フレーム生成部１１ａでフレーム同期コード及び情報デ
ータを有する送信フレームデータを生成してＣＲＣ計算
フレーム付加部１１ｂに与える。ＣＲＣ計算フレーム付
加部１１ｂでは送信フレームデータに基づいてＣＲＣ
（フレーム誤りチェックコード）を生成して、このＣＲ
Ｃを送信フレームデータに付加して、図４に示すフレー
ムデータを作成する。そして、このフレームデータは送
信部１１ｃから送出される。
タ発生部１１及びデータ受信部１２が備えられている。
フレームデータ発生部１１ではデータを受けると、送信
フレーム生成部１１ａでフレーム同期コード及び情報デ
ータを有する送信フレームデータを生成してＣＲＣ計算
フレーム付加部１１ｂに与える。ＣＲＣ計算フレーム付
加部１１ｂでは送信フレームデータに基づいてＣＲＣ
（フレーム誤りチェックコード）を生成して、このＣＲ
Ｃを送信フレームデータに付加して、図４に示すフレー
ムデータを作成する。そして、このフレームデータは送
信部１１ｃから送出される。
【０００７】フレームデータ受信部１２では図４に示す
フレームデータを受信すると、フレーム同期コード検出
部１２ａでフレーム同期コードの検出（一致検出）が行
われ、一致が検出されると、フレーム同期コード検出部
１２ａはフレーム同期コード一致検出フラグをフレーム
同期保護部１２ｅに与える。受信部１２ｂでフレームデ
ータを保持する。受信部１２ｂで保持されたフレームデ
ータは受信フレーム分離部１２ｃで（フレーム同期コー
ド＋情報データ）とＣＲＣデータとに分離された後、Ｃ
ＲＣ計算部１２ｄに与えられる。
フレームデータを受信すると、フレーム同期コード検出
部１２ａでフレーム同期コードの検出（一致検出）が行
われ、一致が検出されると、フレーム同期コード検出部
１２ａはフレーム同期コード一致検出フラグをフレーム
同期保護部１２ｅに与える。受信部１２ｂでフレームデ
ータを保持する。受信部１２ｂで保持されたフレームデ
ータは受信フレーム分離部１２ｃで（フレーム同期コー
ド＋情報データ）とＣＲＣデータとに分離された後、Ｃ
ＲＣ計算部１２ｄに与えられる。
【０００８】ＣＲＣ計算部１２ｄではフレーム同期コー
ドと情報データとに基づいてＣＲＣデータ（受信ＣＲＣ
データ）のチェックを行う。つまり、ＣＲＣ計算部１２
ｄではフレーム同期コードと情報データとに基づいてＣ
ＲＣデータを生成して（このＣＲＣデータを再生ＣＲＣ
データと呼ぶ）、受信ＣＲＣデータと再生ＣＲＣデータ
とが一致すると、ＣＲＣ一致検出フラグをフレーム同期
保護部１２ｅに送る。さらに、ＣＲＣ計算部１２ｄでは
情報データを受信データ生成部１２ｆに送る。
ドと情報データとに基づいてＣＲＣデータ（受信ＣＲＣ
データ）のチェックを行う。つまり、ＣＲＣ計算部１２
ｄではフレーム同期コードと情報データとに基づいてＣ
ＲＣデータを生成して（このＣＲＣデータを再生ＣＲＣ
データと呼ぶ）、受信ＣＲＣデータと再生ＣＲＣデータ
とが一致すると、ＣＲＣ一致検出フラグをフレーム同期
保護部１２ｅに送る。さらに、ＣＲＣ計算部１２ｄでは
情報データを受信データ生成部１２ｆに送る。
【０００９】フレーム同期保護部１２ｅではフレーム同
期コード一致フラグ及びＣＲＣ一致フラグに基づいてフ
レーム同期確立への状態遷移を行ってフレーム同期確立
フラグとして受信データ生成部１２ｆに与える。受信デ
ータ生成部１２ｆではフレーム同期確立フラグに応じて
情報データから受信データを生成する。
期コード一致フラグ及びＣＲＣ一致フラグに基づいてフ
レーム同期確立への状態遷移を行ってフレーム同期確立
フラグとして受信データ生成部１２ｆに与える。受信デ
ータ生成部１２ｆではフレーム同期確立フラグに応じて
情報データから受信データを生成する。
【００１０】次に、図５を参照して、特開平５−２３５
９２４号に記載されたフレーム同期コード検出回路につ
いて概説する。
９２４号に記載されたフレーム同期コード検出回路につ
いて概説する。
【００１１】受信バースト信号を受信すると、受信バー
スト信号のシリアルビット列はデータ遅延回路１３によ
ってパラレルデータに変換される。同期パターン比較メ
モリ１４には、予めフレーム同期コードパターンとの不
一致ビット数が記憶されている。同期パターン比較メモ
リ１４では上記のパラレルデータとフレーム同期コード
パターンとの不一致ビット数を算出して、不一致ビット
数を出力する。
スト信号のシリアルビット列はデータ遅延回路１３によ
ってパラレルデータに変換される。同期パターン比較メ
モリ１４には、予めフレーム同期コードパターンとの不
一致ビット数が記憶されている。同期パターン比較メモ
リ１４では上記のパラレルデータとフレーム同期コード
パターンとの不一致ビット数を算出して、不一致ビット
数を出力する。
【００１２】誤りビット数比較回路１５では上記の不一
致ビット数が許容誤りビット数以下であるか否かの比較
検出を行って、許容誤りビット数以下であると、フレー
ム同期コード検出フラグを出力する。
致ビット数が許容誤りビット数以下であるか否かの比較
検出を行って、許容誤りビット数以下であると、フレー
ム同期コード検出フラグを出力する。
【００１３】さらに、このようなフレーム検出同期回路
として、図６に示すものが知られている。
として、図６に示すものが知られている。
【００１４】図６を参照して、受信バースト信号を受信
すると、受信バースト信号のシリアルビット列はシリア
ル／パラレル変換回路１６によってパラレルデータに変
換される。同期パターン比較回路１７では、上記のパラ
レルデータとフレーム同期コードパターンとを比較して
不一致ビット数を算出して、不一致ビット数を出力す
る。
すると、受信バースト信号のシリアルビット列はシリア
ル／パラレル変換回路１６によってパラレルデータに変
換される。同期パターン比較回路１７では、上記のパラ
レルデータとフレーム同期コードパターンとを比較して
不一致ビット数を算出して、不一致ビット数を出力す
る。
【００１５】誤りビット数比較回路１８では上記の不一
致ビット数が許容誤りビット数以下であるか否かの比較
検出を行って、許容誤りビット数以下であると、フレー
ム同期コード検出フラグを出力する。
致ビット数が許容誤りビット数以下であるか否かの比較
検出を行って、許容誤りビット数以下であると、フレー
ム同期コード検出フラグを出力する。
【００１６】図６に示すフレーム同期検出回路では、図
５に示す同期パターン比較メモリ１４の代りに同期パタ
ーン比較回路１７が用いられており、この同期パターン
比較回路１７は図７（ａ）に示す構成を備えている。即
ち、同期パターン比較回路１７ａはデータ比較部１７ａ
及び不一致ビット数計算部１７ｂを備えており、不一致
ビット数計算部１７ｂは、図７（ｂ）に示す真理値表で
動作する。
５に示す同期パターン比較メモリ１４の代りに同期パタ
ーン比較回路１７が用いられており、この同期パターン
比較回路１７は図７（ａ）に示す構成を備えている。即
ち、同期パターン比較回路１７ａはデータ比較部１７ａ
及び不一致ビット数計算部１７ｂを備えており、不一致
ビット数計算部１７ｂは、図７（ｂ）に示す真理値表で
動作する。
【００１７】図７（ａ）から明らかなように、同期パタ
ーン比較回路１７は、排他的論理和回路と３ビットＡＤ
ＤＥＲ回路を基本回路として、この基本回路を必要ビッ
ト数分だけＴｒｅｅ（ツリー）状に配置した回路構成と
なる。
ーン比較回路１７は、排他的論理和回路と３ビットＡＤ
ＤＥＲ回路を基本回路として、この基本回路を必要ビッ
ト数分だけＴｒｅｅ（ツリー）状に配置した回路構成と
なる。
【００１８】
【発明が解決しようとする課題】ところで、図４に示す
フレーム同期検出回路では、フレームデータにＣＲＣデ
ータ等のフレーム誤りチェックコードを付加して、フレ
ーム誤りチェックコードの一致検出及びフレーム同期コ
ードの一致検出を行っている関係上、フレーム同期コー
ド検出部を高速化（例えば、数１０Ｍｂｐｓ以上）とす
ると、回路構成が複雑となって、消費電力が多くなって
しまうという問題点がある。
フレーム同期検出回路では、フレームデータにＣＲＣデ
ータ等のフレーム誤りチェックコードを付加して、フレ
ーム誤りチェックコードの一致検出及びフレーム同期コ
ードの一致検出を行っている関係上、フレーム同期コー
ド検出部を高速化（例えば、数１０Ｍｂｐｓ以上）とす
ると、回路構成が複雑となって、消費電力が多くなって
しまうという問題点がある。
【００１９】図５に示すフレーム同期検出回路では、上
述のように、予めフレーム同期コードパターンとの不一
致ビット数が記憶された同期パターン比較メモリを使用
している関係上、動作周波数の上限が同期パターン比較
メモリのサイクルタイムによって規定されてしまい、高
速化（例えば、数１０Ｍｂｐｓ以上）することが極めて
難しいという問題点がある。
述のように、予めフレーム同期コードパターンとの不一
致ビット数が記憶された同期パターン比較メモリを使用
している関係上、動作周波数の上限が同期パターン比較
メモリのサイクルタイムによって規定されてしまい、高
速化（例えば、数１０Ｍｂｐｓ以上）することが極めて
難しいという問題点がある。
【００２０】さらに、図６に示すフレーム同期検出回路
では、前述のように、同期パターン比較回路は、排他的
論理和回路と３ビットＡＤＤＥＲ回路を基本回路とし
て、この基本回路を必要ビット数分だけＴｒｅｅ（ツリ
ー）状に配置した回路構成となる。このように、フレー
ムパターン比較回路はＴｒｅｅ（ツリー）状構成となる
関係条、必要ビット数が増加すると、回路構成が複雑と
なって消費電力が多くなってしまうという問題点があ
る。
では、前述のように、同期パターン比較回路は、排他的
論理和回路と３ビットＡＤＤＥＲ回路を基本回路とし
て、この基本回路を必要ビット数分だけＴｒｅｅ（ツリ
ー）状に配置した回路構成となる。このように、フレー
ムパターン比較回路はＴｒｅｅ（ツリー）状構成となる
関係条、必要ビット数が増加すると、回路構成が複雑と
なって消費電力が多くなってしまうという問題点があ
る。
【００２１】本発明の目的は、回路構成が簡単でしかも
消費電力を少なくして高速化できるフレーム同期検出回
路を提供することにある。
消費電力を少なくして高速化できるフレーム同期検出回
路を提供することにある。
【００２２】
【課題を解決するための手段】本発明によれば、フレー
ム同期コードを備える受信バースト信号のビット列をフ
レーム同期コードパターンと比較して許容誤りビット数
を検出判定閾値としてフレーム同期を検出するようにし
たフレーム同期コード検出回路において、前記フレーム
同期コードパターンをｎ（ｎは２以上の整数）分割した
際の先頭のコードパターンと前記ビット列とを比較して
誤りビット数が前記検出判定閾値以下の際前記フレーム
同期コードパターンのうち前記先頭のコードパターンを
除く残りのコードパターンと前記ビット列とを比較して
前記フレーム同期コード全体の誤りビット数が前記検出
判定閾値以下であるとフレーム同期コード検出フラグを
出力する検出フラグ生成手段手段とを有することを特徴
とするフレーム同期コード検出回路が得られる。
ム同期コードを備える受信バースト信号のビット列をフ
レーム同期コードパターンと比較して許容誤りビット数
を検出判定閾値としてフレーム同期を検出するようにし
たフレーム同期コード検出回路において、前記フレーム
同期コードパターンをｎ（ｎは２以上の整数）分割した
際の先頭のコードパターンと前記ビット列とを比較して
誤りビット数が前記検出判定閾値以下の際前記フレーム
同期コードパターンのうち前記先頭のコードパターンを
除く残りのコードパターンと前記ビット列とを比較して
前記フレーム同期コード全体の誤りビット数が前記検出
判定閾値以下であるとフレーム同期コード検出フラグを
出力する検出フラグ生成手段手段とを有することを特徴
とするフレーム同期コード検出回路が得られる。
【００２３】さらに、本発明によれば、フレーム同期コ
ードを備える受信バースト信号のビット列をフレーム同
期コードパターンと比較して許容誤りビット数を検出判
定閾値としてフレーム同期を検出するようにしたフレー
ム同期コード検出回路において、前記フレーム同期コー
ドパターンをｎ（ｎは２以上の整数）分割した際の先頭
のコードパターンと前記ビット列とを比較して誤りビッ
ト数が前記検出判定閾値以下の際前記フレーム同期コー
ドパターンと前記ビット列とを比較して前記フレーム同
期コード全体の誤りビット数が前記検出判定閾値以下で
あるとフレーム同期コード検出フラグを出力する検出フ
ラグ生成手段手段とを有することを特徴とするフレーム
同期コード検出回路が得られる。
ードを備える受信バースト信号のビット列をフレーム同
期コードパターンと比較して許容誤りビット数を検出判
定閾値としてフレーム同期を検出するようにしたフレー
ム同期コード検出回路において、前記フレーム同期コー
ドパターンをｎ（ｎは２以上の整数）分割した際の先頭
のコードパターンと前記ビット列とを比較して誤りビッ
ト数が前記検出判定閾値以下の際前記フレーム同期コー
ドパターンと前記ビット列とを比較して前記フレーム同
期コード全体の誤りビット数が前記検出判定閾値以下で
あるとフレーム同期コード検出フラグを出力する検出フ
ラグ生成手段手段とを有することを特徴とするフレーム
同期コード検出回路が得られる。
【００２４】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
て説明する。
【００２５】図１を参照して、図示のフレーム同期検出
回路はシリアルパラレル変換回路１を備えており、シリ
アルパラレル変換回路１には受信バースト信号が与えら
れる。この受信バースト信号は、例えば、図２に示すフ
レームデータフォーマットを備えており、フレームの先
頭には６４ビットのフレーム同期コードが付加されてい
る。
回路はシリアルパラレル変換回路１を備えており、シリ
アルパラレル変換回路１には受信バースト信号が与えら
れる。この受信バースト信号は、例えば、図２に示すフ
レームデータフォーマットを備えており、フレームの先
頭には６４ビットのフレーム同期コードが付加されてい
る。
【００２６】シリアルパラレル変換回路１では受信バー
スト信号のビット列をパラレルデータに変換する。つま
り、シリアルパラレル変換回路１では受信クロックに同
期してシフトする８ビットパラレルデータが出力され
る。
スト信号のビット列をパラレルデータに変換する。つま
り、シリアルパラレル変換回路１では受信クロックに同
期してシフトする８ビットパラレルデータが出力され
る。
【００２７】データパターン比較回路２ではフレーム同
期コードパターンを８分割し最初（先頭）のコードパタ
ーンとパラレルデータとを比較して不一致ビット数を算
出する。具体的には、データパターン比較回路２には、
図２に示すフレームデータ内の６４ビットのフレーム同
期コードのうち先頭の８ビットデータパターンが予め設
定されており、データパターン比較回路２は８ビットパ
ラレルデータと８ビットデータパターンとを比較して不
一致ビット数を求める。
期コードパターンを８分割し最初（先頭）のコードパタ
ーンとパラレルデータとを比較して不一致ビット数を算
出する。具体的には、データパターン比較回路２には、
図２に示すフレームデータ内の６４ビットのフレーム同
期コードのうち先頭の８ビットデータパターンが予め設
定されており、データパターン比較回路２は８ビットパ
ラレルデータと８ビットデータパターンとを比較して不
一致ビット数を求める。
【００２８】データパターン一致判定回路３では、不一
致ビット数がデータパターン許容誤りビット数以下であ
るか否かを判定して、データパターン許容誤りビット数
以下であると、一致検出パルスを出力する。一致検出パ
ルスに応答して、つまり、一致検出パルス発生後、タイ
ミング発生回路４は、８バイト（６４ビット）のフレー
ム同期コードパターンをバイト単位で比較するためのタ
イミング信号を発生する。
致ビット数がデータパターン許容誤りビット数以下であ
るか否かを判定して、データパターン許容誤りビット数
以下であると、一致検出パルスを出力する。一致検出パ
ルスに応答して、つまり、一致検出パルス発生後、タイ
ミング発生回路４は、８バイト（６４ビット）のフレー
ム同期コードパターンをバイト単位で比較するためのタ
イミング信号を発生する。
【００２９】タイミング信号に応じて、データパターン
保持回路５では８バイトのフレーム同期コードを１バイ
トずつ（バイト単位に）保持して１バイトフレーム同期
コードとして出力する。つまり、データパターン保持回
路５では、一致検出パルス発生後８バイト（６４ビッ
ト）のフレーム同期コードを１バイトずつ保持する。一
方、フレーム同期パターン発生回路６では、タイミング
信号に応じて、８バイトのフレーム同期パターンを１バ
イトずつ発生する（つまり、フレーム同期パターン発生
回路６では、一致パルス検出後８バイトのフレーム同期
パターンを１バイトずつ発生する）。
保持回路５では８バイトのフレーム同期コードを１バイ
トずつ（バイト単位に）保持して１バイトフレーム同期
コードとして出力する。つまり、データパターン保持回
路５では、一致検出パルス発生後８バイト（６４ビッ
ト）のフレーム同期コードを１バイトずつ保持する。一
方、フレーム同期パターン発生回路６では、タイミング
信号に応じて、８バイトのフレーム同期パターンを１バ
イトずつ発生する（つまり、フレーム同期パターン発生
回路６では、一致パルス検出後８バイトのフレーム同期
パターンを１バイトずつ発生する）。
【００３０】具体的には、タイミング信号に応じてデー
タパターン保持回路５はフレームデータ同期コードを保
持することになるから、先頭の１バイト（８ビット）の
次の１バイトからバイト単位に保持することになる。こ
の場合、フレーム同期パターン発生回路６では、先頭の
１バイトを除く残りのフレーム同期パターンを発生する
ことになる。
タパターン保持回路５はフレームデータ同期コードを保
持することになるから、先頭の１バイト（８ビット）の
次の１バイトからバイト単位に保持することになる。こ
の場合、フレーム同期パターン発生回路６では、先頭の
１バイトを除く残りのフレーム同期パターンを発生する
ことになる。
【００３１】一方、データパターン保持回路５が１バイ
ト分の遅延回路（図示せず）を備えていれば、データパ
ターン保持回路５はタイミング信号に応じて８バイトの
フレーム同期コードを先頭から１バイトずつ（バイト単
位に）保持して１バイトフレーム同期コードとして出力
することになる。この場合、フレーム同期パターン発生
回路６では、８バイトのフレーム同期パターンを先頭か
ら１バイトずつ発生することになる。
ト分の遅延回路（図示せず）を備えていれば、データパ
ターン保持回路５はタイミング信号に応じて８バイトの
フレーム同期コードを先頭から１バイトずつ（バイト単
位に）保持して１バイトフレーム同期コードとして出力
することになる。この場合、フレーム同期パターン発生
回路６では、８バイトのフレーム同期パターンを先頭か
ら１バイトずつ発生することになる。
【００３２】フレーム同期コード比較回路７では１バイ
トフレーム同期コードと１バイトフレーム同期パターン
とを比較して、１バイトずつの（バイト単位に）不一致
ビット数（以下１バイト不一致ビット数と呼ぶ）を算出
する。
トフレーム同期コードと１バイトフレーム同期パターン
とを比較して、１バイトずつの（バイト単位に）不一致
ビット数（以下１バイト不一致ビット数と呼ぶ）を算出
する。
【００３３】１バイト不一致ビット数を受け、誤りビッ
ト数積算回路８は不一致ビット数を８バイト（６４ビッ
ト）分積算して、積算誤りビット数として出力する。誤
りビット数比較回路９では積算誤りビット数（つまり、
フレーム同期コード全体の誤りビット数）と許容誤りビ
ット数とを比較して、許容誤りビット数以下であると、
フレーム同期コード検出フラグを出力する（なお、誤り
ビット数比較回路９の構成は図７（ａ）と同様であり、
その動作（不一致ビット計算部の動作）は、図７（ｂ）
に示す真理値表で表される）。
ト数積算回路８は不一致ビット数を８バイト（６４ビッ
ト）分積算して、積算誤りビット数として出力する。誤
りビット数比較回路９では積算誤りビット数（つまり、
フレーム同期コード全体の誤りビット数）と許容誤りビ
ット数とを比較して、許容誤りビット数以下であると、
フレーム同期コード検出フラグを出力する（なお、誤り
ビット数比較回路９の構成は図７（ａ）と同様であり、
その動作（不一致ビット計算部の動作）は、図７（ｂ）
に示す真理値表で表される）。
【００３４】なお、上述の例では、フレーム同期コード
のうち先頭の８ビットデータパターンを比較して一致検
出パルスを出力するようにしたが、この例に限らず、一
致検出に用いるビット数はフレーム同期コードのビット
数及びビットレート等によって適宜設定される。さら
に、一致検出パルス出力後の比較ビット数の単位及び回
数等も同様にフレーム同期コードのビット数及びビット
レート等に応じて設定される。
のうち先頭の８ビットデータパターンを比較して一致検
出パルスを出力するようにしたが、この例に限らず、一
致検出に用いるビット数はフレーム同期コードのビット
数及びビットレート等によって適宜設定される。さら
に、一致検出パルス出力後の比較ビット数の単位及び回
数等も同様にフレーム同期コードのビット数及びビット
レート等に応じて設定される。
【００３５】上述の説明から明らかなように、データパ
ターン保持回路５、フレーム同期パターン発生回路６、
フレーム同期コード比較回路７、誤りビット数積算回路
８、及び誤りビット数比較回路９はビットレートの１／
８の動作スピードとなる。従って、従来高速動作を行う
必要があった構成要素（回路）を低速動作の回路で構成
することができる。この結果、高速化のフレームデータ
からフレーム同期コードを検出する場合においても、回
路構成を簡単にできしかも消費電力を少なくすることが
できる。
ターン保持回路５、フレーム同期パターン発生回路６、
フレーム同期コード比較回路７、誤りビット数積算回路
８、及び誤りビット数比較回路９はビットレートの１／
８の動作スピードとなる。従って、従来高速動作を行う
必要があった構成要素（回路）を低速動作の回路で構成
することができる。この結果、高速化のフレームデータ
からフレーム同期コードを検出する場合においても、回
路構成を簡単にできしかも消費電力を少なくすることが
できる。
【００３６】
【発明の効果】以上説明したように、本発明では、高速
化のフレームデータからフレーム同期コードを検出する
際、高速動作を行う必要があった構成要素（回路）を低
速動作の回路で構成することができ、その結果、回路構
成を簡単にしてしかも消費電力を少なくすることができ
るという効果がある。
化のフレームデータからフレーム同期コードを検出する
際、高速動作を行う必要があった構成要素（回路）を低
速動作の回路で構成することができ、その結果、回路構
成を簡単にしてしかも消費電力を少なくすることができ
るという効果がある。
【図１】本発明によるフレーム同期コード検出回路の一
例を示すブロック図である。
例を示すブロック図である。
【図２】図１に示すフレーム同期コード検出回路で用い
られるフレームデータフォーマットの一例を示す図であ
る。
られるフレームデータフォーマットの一例を示す図であ
る。
【図３】従来のフレーム同期方式を説明するためのブロ
ック図である。
ック図である。
【図４】図３において用いられるフレームデータフォー
マットを示す図である。
マットを示す図である。
【図５】従来のフレーム同期コード検出回路の一例を示
すブロック図である。
すブロック図である。
【図６】従来のフレーム同期コード検出回路の他の例を
示すブロック図である。
示すブロック図である。
【図７】図１に示すフレーム同期コード比較回路及び図
７に示す同期パターン比較回路を説明するための図であ
り、（ａ）はその論理回路を示す図であり、（ｂ）は
（ａ）に示す不一致ビット数計算部の真理値表を示す図
である。
７に示す同期パターン比較回路を説明するための図であ
り、（ａ）はその論理回路を示す図であり、（ｂ）は
（ａ）に示す不一致ビット数計算部の真理値表を示す図
である。
【符号の説明】 １，１６ シリアルパラレル変換回路 ２ データパターン比較回路 ３ データパターン一致判定回路 ４ タイミング発生回路 ５ データパターン保持回路 ６ フレーム同期パターン発生回路 ７ フレーム同期コード比較回路 ８ 誤りビット数積算回路 ９，１８ 誤りビット数比較回路 １１ フレームデータ発生部 １２ フレームデータ受信部 １３ データ遅延回路 １４ 同期パターン比較メモリ １５ 誤りビット数比較回路 １７ 同期パターン比較回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/08 H04J 3/06
Claims (5)
- 【請求項１】 フレーム同期コードを備える受信バース
ト信号のビット列をフレーム同期コードパターンと比較
して許容誤りビット数を検出判定閾値としてフレーム同
期を検出するようにしたフレーム同期コード検出回路に
おいて、前記フレーム同期コードパターンをｎ（ｎは２
以上の整数）分割した際の先頭のコードパターンと前記
ビット列とを比較して誤りビット数が前記検出判定閾値
以下の際前記フレーム同期コードパターンのうち前記先
頭のコードパターンを除く残りのコードパターンと前記
ビット列とを比較して前記フレーム同期コード全体の誤
りビット数が前記検出判定閾値以下であるとフレーム同
期コード検出フラグを出力する検出フラグ生成手段手段
とを有することを特徴とするフレーム同期コード検出回
路。 - 【請求項２】 請求項１に記載されたフレーム同期コー
ド検出回路において、前記検出フラグ生成手段は、前記
先頭のコードパターンと前記ビット列とを比較して前記
誤りビット数を求め該誤りビット数が前記検出判定閾値
以下の際一致信号を送出する判定手段と、該一致信号に
応答してタイミング信号を出力タイミング生成手段と、
前記タイミング信号を受けると前記フレーム同期コード
パターンのうち前記先頭のコードパターンを除く残りの
コードパターンと前記ビット列とを比較してその誤りビ
ット数が前記検出判定閾値以下であると前記フレーム同
期コード検出フラグを出力する検出手段とを有すること
を特徴とするフレーム同期コード検出回路。 - 【請求項３】 請求項２に記載されたフレーム同期コー
ド検出回路において、前記検出手段は、前記タイミング
信号に応答して前記ビット列を所定のビット長毎に保持
データパターンとして保持する保持手段と、前記タイミ
ング信号に応答して前記残りのコードパターンを前記所
定のビット長ずつ特定コードパターンとして発生する発
生手段と、前記保持データパターンと前記特定コードパ
ターンとを比較して前記所定ビット長毎の誤りビット数
を特定誤りビット数として求める第１の比較手段と、前
記特定誤りビット数を積算して積算誤りビット数を求め
る積算手段と、該積算ビット数が前記検出判定閾値以下
であると前記フレーム同期コード検出フラグを出力する
第２の比較手段とを有することを特徴とするフレーム同
期コード検出回路。 - 【請求項４】 フレーム同期コードを備える受信バース
ト信号のビット列をフレーム同期コードパターンと比較
して許容誤りビット数を検出判定閾値としてフレーム同
期を検出するようにしたフレーム同期コード検出回路に
おいて、前記フレーム同期コードパターンをｎ（ｎは２
以上の整数）分割した際の先頭のコードパターンと前記
ビット列とを比較して誤りビット数が前記検出判定閾値
以下の際前記フレーム同期コードパターンと前記ビット
列とを比較して前記フレーム同期コード全体の誤りビッ
ト数が前記検出判定閾値以下であるとフレーム同期コー
ド検出フラグを出力する検出フラグ生成手段手段とを有
することを特徴とするフレーム同期コード検出回路。 - 【請求項５】 請求項４に記載されたフレーム同期コー
ド検出回路において、前記検出フラグ生成手段は、前記
先頭のコードパターンと前記ビット列とを比較して前記
誤りビット数を求め該誤りビット数が前記検出判定閾値
以下の際一致信号を送出する判定手段と、該一致信号に
応答してタイミング信号を出力タイミング生成手段と、
前記タイミング信号を受けると前記フレーム同期コード
パターンと前記ビット列とを比較して前記フレーム同期
コード全体の誤りビット数が前記検出判定閾値以下であ
ると前記フレーム同期コード検出フラグを出力する検出
手段とを有することを特徴とするフレーム同期コード検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7259718A JP2857852B2 (ja) | 1995-10-06 | 1995-10-06 | フレーム同期コード検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7259718A JP2857852B2 (ja) | 1995-10-06 | 1995-10-06 | フレーム同期コード検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09102781A JPH09102781A (ja) | 1997-04-15 |
| JP2857852B2 true JP2857852B2 (ja) | 1999-02-17 |
Family
ID=17337984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7259718A Expired - Fee Related JP2857852B2 (ja) | 1995-10-06 | 1995-10-06 | フレーム同期コード検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2857852B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010109830A1 (ja) * | 2009-03-24 | 2010-09-30 | 日本電気株式会社 | ＰＬＴｎビット訂正回路及びそれを用いたＧＦＰレイヤ２同期回路並びにＧＦＰフレーム転送装置 |
-
1995
- 1995-10-06 JP JP7259718A patent/JP2857852B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09102781A (ja) | 1997-04-15 |
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