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Die
vorliegende Erfindung bezieht sich auf eine Rahmensynchronisationseinrichtung
für ein Übertragungssystem
für binäre Daten,
wobei digitale Daten als ein serieller Bitstrom übertragen werden, der in Rahmen
organisiert ist und jeder Rahmen einen vorher definierten Rahmenkopfteil
(engl. frameheader) enthält,
wobei die Rahmensynchronisationseinrichtung ein Schieberegistermittel
mit seriellem Eingang und parallelem Ausgang zum Empfangen des genannten
seriellen Bitstroms und zum fortlaufenden Ausgeben der genannten
Rahmen umfasst und das genannte Schieberegistermittel einen seriellen
Eingangsteil und einen parallelen Ausgangsteil hat und mindestens
so viele Stufen hat wie die Anzahl von Bits eines Rahmens. Ferner
bezieht sich die vorliegende Erfindung auf ein Rahmensynchronisationsverfahren
für ein Übertragungssystem für binäre Daten,
wobei digitale Daten als serieller Strom übertragen werden, der in Rahmen
organisiert ist und jeder Rahmen einen vorher definierten Rahmenkopfteil
enthält,
wobei das Rahmensynchronisationsverfahren die folgenden Schritten
umfasst: Eingeben des genannten seriellen Bitstroms in einen seriellen
Eingangsteil eines Schieberegistermittels mit einem seriellen Eingang
und einem parallelen Ausgang und mindestens so vielen Stufen wie
die Anzahl von Bits eines Rahmens, und fortlaufendes Ausgeben der
genannten Rahmen von einem parallelen Ausgangsteil des genannten
Schieberegistermittels.
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Eine
derartige Einrichtung und ein derartiges Verfahren werden in digitalen
Datenübertragungssystemen
wie SDH (Synchronous Digital Hierarchy)/SONET (Synchronous Optical
Network) oder Gigabit Ethernet und insbesondere im Netzwerkteil eines
derartigen Systems verwendet, wo serielle Daten über einen einzigen Kanal übertragen
werden und auf der Empfängerseite
zur weiteren Verarbeitung in parallele Daten umgewandelt werden.
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Bei
digitalen Datenübertragungssystemen wie
SDH/SONET oder Gigabit Ethernet werden Daten auf der Senderseite
Byte für
Byte gesendet und bilden einen endlosen Strom von Bits in serieller
Reihenfolge, wobei ein Byte ein Wort aus Einsen und Nullen von feststehender,
jedoch unwichtiger Länge ist.
Wenn diese Bitfolge auf der Empfängerseite
einem Byte-Demultiplexen unterzogen werden muss, ist die Kenntnis
der Position der Originalbytes in diesem Bitstrom von grundlegender
Bedeutung. Ein Übertragungs-Overhead bietet diese
Möglichkeit,
indem ein oder mehrere spezielle Bytes auf der Senderseite, die
auch als Rahmenkopfteil-Bytes (engl. frameheader bytes) (SDH/SONET)
oder Kommabytes (Gigabit Ethernet) bekannt sind, eingefügt werden.
Die Zeitpunkte des Auftretens dieses speziellen Bytes sind jedoch
auf der Empfängerseite
unbekannt, so dass spezielle Maßnahmen
erforderlich sind, um dieses spezielle Byte auf der Empfängerseite
zu erkennen. Wenn dieses spezielle Byte in dem Bitstrom auf der
Empfängerseite
erkannt wird, ist der Zeitpunkt des Demultiplexens bekannt und die
dem Demultiplexen unterzogenen parallelen Ausgangsdaten können auf
die Bytegrenzen ausgerichtet werden. Damit das spezielle Byte auf
der Empfängerseite
erkannt werden kann, ist eine Erkennung des Rahmenkopfteils oder
des Kommabytes erforderlich, und ein rücksetzbarer Takt-geteilt-durch-N-Zähler muss mit
der Byteposition des Rahmenkopfteils synchronisiert werden. Dieses
Takt-geteilt-durch-N-Ausgangssignal bestimmt den Zeitpunkt, zu dem
das Demultiplexen stattfindet. Die Synchronisation dieses synchronen,
rücksetzbaren
Takt-geteilt-durch-N-Zählers muss
beim Erkennen des speziellen Bytes bei voller Arbeitsgeschwindigkeit
in einem genau bekannten Zeitintervall durchgeführt werden.
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In
dem Dokument EP-A-0535768 wird ein Hochgeschwindigkeits-Kommunikationssystem
dargelegt, das einen Seriell-Parallel-Umsetzer zum willkürlichen
Umsetzen eines Stroms serieller Daten in einen Strom paralleler
Daten umfasst. Ein Musterdetektor ist mit dem Seriell-Parallel-Umsetzer
zum Erkennen eines vorher festgelegten Musters in dem Strom paralleler
Daten und zum Erzeugen eines Signals in Reaktion auf das Erkennen
des Musters verbunden. Eine mit dem Musterdetektor verbundene Ausrichteinheit
erzeugt in Reaktion auf das Signal einen ausgerichteten Strom paralleler
Daten.
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In
dem Dokument EP-A-0659001 wird ein Kommunikationssystem dargelegt,
bei dem der Empfänger
Seriell-Parallel-Umsetzer mit Ausgängen umfasst, die mit entsprechenden
Synchronisationsmusterdetektoren verbunden sind. Die Synchronisationsmusterdetektoren
vergleichen ihre Schieberegisterdaten und Synchronisationsmuster
und halten ihr Synchronisationsmuster-Erkennungssignal für einen Zeitschlitz
auf „1", wenn die Anzahl
von Nichtübereinstimmungsbits
innerhalb Eins liegt. Im nächsten
Zeitschlitz erkennt ein Controller die Synchronisationsmustererkennung,
wenn und nur wenn alle Synchronisationsmuster-Erkennungssignale „1" sind. Auf diese
Weise kann unabhängig
von dem Auftreten jeglichen Übertragungsfehlers
im Synchronisationsmuster eine zuverlässige Synchronisationsmustererkennung
durchgeführt
werden.
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In
dem Dokument EP-A-0397142 wird eine Parallelrahmensynchronisationseinrichtung
dargelegt, die einen eintreffenden seriellen Bitstrom, der Rahmensynchronisationsinformationen
enthält,
in parallele Datenwörter
an willkürlichen
Grenzen mit festgelegter Bitlänge
umwandelt. Detektoren ermitteln aus den parallel umgewandelten Daten
das Vorliegen von Synchronisationsinformationen, um die eintreffenden,
seriellen Daten in auf Rahmengrenzen ausgerichtete, parallele Daten
auszurichten, indem sie parallele Wörter manipulieren.
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In
dem Dokument
US 4.675.886 wird
eine Rahmensynchronisationseinrichtung dargelegt, die einen Rahmenausrichtungs-Wortdecoder
nutzt, der mit den Ausgängen
eines Schieberegisters verbunden ist, das an seinem Eingang den
empfangenen Datenbitstrom empfängt.
Sie wird durch ein Taktsignal getaktet, das aus einer Auswahl von
Perioden des Datenbitstrom-Zeitsteuerungssignals erzeugt wird, das
ein periodisches Muster wiedergibt. Dieses Muster wird durch relative
Bitpositionen innerhalb der Dauer eines Rahmens gebildet, von denen
zumindest einige gemäß der Verteilung
der Bits eines Ausrichtungswortes in einem Rahmen verteilt werden und
Gruppen der gleichen Größe bilden,
die regelmäßig über die
Dauer eines Rahmens verteilt sind. Dieses Taktsignal wird in der
Einrichtung durch einen Teiler erzeugt, der durch 20 oder 21 dividiert
und ihr einen periodischen Phasensprung um den Wert einer Periode
der Datenbitstromzeitsteuerung auferlegt, so lange das Ausrichtungswort
nicht von dem Decoder erkannt wird. Das Schieberegister wird in
zwei parallelen Teilen ausgeführt,
die von Versionen des Taktsignals mit einer relativen Phasenverschiebung
zwischen ihnen getaktet werden, wobei einer der Teile den anderen
Teil parallel bei jedem Phasensprung des Taktsignals aktualisiert.
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In
dem Dokument
US 5.442.636 wird
eine Rahmenausrichtungsschaltung zum Ausrichten einer Vielzahl von
Informationspaketsignalen beschrieben, die innerhalb eines maximalen
Startzeitvariationsintervalls empfangen werden, wobei die Schaltung
aus einer Vielzahl von Rahmendetektoren, Stretch-Schaltungen und
variablen Verzögerungsschaltungen
besteht, die von einem Synchronisationssignalgenerator und einer
Verzögerungssteuerschaltung
gesteuert werden. Die Verzögerungssteuerschaltung
in einer Ausführungsform
der vorliegenden Erfindung verzögert
jedes Informationspaketsignal um eine Zeitdauer, die durch den Beginn
des Informationspaketsignals und ein Zeitintervall definiert wird,
welches auf den Beginn eines zuletzt empfangenen Informationspaketsignals
folgt. Auf diese Weise wird jedes Informationspaketsignal um eine
entsprechende Zeitspanne verzögert,
um die Vielzahl von Informationspaketsignalen zueinander auszurichten.
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In
dem Dokument WO 00/77960 werden ein Verfahren und eine Einrichtung
zum Umwandeln virtuell verketteter Datenströme in kontinuierlich verkettete
Datenströme
dargelegt. Die Daten werden in Containern übertragen, und N Container
werden in einem Mehrfachrahmen kombiniert. Die virtuell verketteten
Datenströme
bestehen aus X Teilströmen bzw.
-kanälen.
Jeder Container, der derselben Position in dem Mehrfachrahmen zugeordnet
ist, wird identifiziert, indem ein Mehrfachrahmen-Indikator des Containers
ausgewertet wird. Die Zeitverschiebung der genannten identifizierten
Container mit Teildatenströmen
wird in Bezug zueinander gemessen. Wird eine derartige Zeitverschiebung
erkannt, werden lediglich die ersten Container so verzögert, dass
eine zeitliche Ausrichtung aller Container erzielt wird. Jeder Kanal
wird mit einem Zeiger-Interpreter korreliert, gefolgt von einem
flexiblen Speicher und einem Zeigergenerator. Die Zeigergeneratoren
werden untereinander synchronisiert, und jeder Zeigergenerator ist so
ausgelegt, dass er das Auslesen des flexiblen Speichers steuert,
der zu seinem Kanal gehört.
Ein als Hauptkanal ausgewählter
Kanal ist mit einer Overhead-Einfügeeinheit versehen.
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Der
vorliegenden Erfindung liegt die Aufgabe zugrunde, die Wirksamkeit
der Rahmensynchronisation zu verbessern und insbesondere einen geringeren
Leistungsverlust zu erreichen. Die Erfindung ist in den unabhängigen Ansprüchen definiert.
Die abhängigen
Ansprüche
beschreiben vorteilhafte Ausführungsformen.
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Gemäß der vorliegenden
Erfindung wird die Ausgabe eines Rahmens von dem parallelen Ausgabeteil
des Schieberegisters für
mindestens einen Hochfrequenzzyklus gehalten, und der Zeitpunkt
des Demultiplexens des Bitstroms springt um mindestens ein Bit.
Die dem Demultiplexen unterzogenen parallelen Daten, die vom parallelen
Ausgabeteil des Schieberegistermittels ausgegeben werden, werden nämlich dem
Steuermittel zugeführt,
das nach dem Rahmenkopfteil sucht. Wird der Rahmenkopfteil nicht innerhalb
einer bestimmten Zeit gefunden, wird das Demultiplexen mindestens
einen Taktzyklus übersprungen
und infolgedessen mindestens ein Bit später fortgesetzt. Dieser Vorgang
wird wiederholt, bis der Rahmenkopfteil in den parallelen Daten
detektiert wird. Ist er detektiert, wird das System synchronisiert. Hat
das System die Synchronisation erreicht, d. h. dass die dem Demultiplexen
unterzogenen parallelen Ausgangsdaten auf die Bytegrenzen ausgerichtet sind,
passiert nichts mehr. Lediglich wenn die Synchronisation (beispielsweise
durch äußere Umstände) wieder
verloren geht, beginnt der Vorgang der erneuten Synchronisation
wieder von vorne.
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Ein
hauptsächlicher
Vorteil der vorliegenden Erfindung besteht darin, dass die Synchronisation
im parallelen Taktbereich mit niedrigerer Frequenz und weniger Verlust
oder sogar durch externe Quellen, wie Gesamtübertragungssystem-Controllern,
erfolgt. Somit kann die Synchronisation gemäß der vorliegenden Erfindung
in einer Schaltungsanordnung ausgeführt werden, die niederfrequente
Ansteuerungssignale nutzt, wie CMOS.
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Es
ist anzumerken, dass sich die hier verwendete Bezeichnung „Rahmen" auf jegliche Art
von Rahmen, Wörter,
Bytes usw. bezieht, und dass sich die hier verwendete Bezeichnung „Rahmenkopfteil" auf eine Art spezielles
Byte, wie beispielsweise Rahmenkopfteil-Byte (SDH/SONET) oder Kommabyte (Gigabit
Ethernet), bezieht.
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Weitere
vorteilhafte Ausführungsformen
der vorliegenden Erfindung sind in den abhängigen Ansprüchen definiert.
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Im
Besonderen kann die Verzögerung
der Ausgabe eines Rahmens mehrmals wiederholt werden, bis eine Synchronisation
erreicht ist.
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Gewöhnlich haben
die Rahmen eine feste Länge
und bestehen vorzugsweise aus Bytes.
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Bei
einer weiteren Ausführungsform,
bei der erste Taktimpulse erzeugt werden, die die Ausgabe der Rahmen
von dem parallelen Ausgabeteil des Schieberegistermittels takten,
werden die ersten Taktimpulse um mindestens eine Zeitspanne verzögert, die
für das
Verschieben eines Bits im seriellen Eingangsteil von einer Stufe
zur nächsten
erforderlich ist. Somit überspringen
die ersten Taktimpulse, die auch Ausgangstaktimpulse genannt werden
können, mindestens
einen Taktimpuls, bis eine Synchronisation erreicht ist.
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Gewöhnlich werden
zweite Taktimpulse zum Takten der Eingabe des seriellen Bitstroms
in den seriellen Eingabeteil des Schieberegistermittels erzeugt und
in die genannten ersten Taktimpulse mit einer Zeitspanne, die N-mal
länger
ist als die Zeitspanne der zweiten Taktimpulse, umgewandelt, wobei
jeder Rahmen N Bits umfasst, so dass die ersten Taktimpulse um mindestens
eine Zeitspanne der genannten zweiten Taktimpulse verzögert werden.
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Bei
noch einer weiteren Ausführungsform der
vorliegenden Erfindung wird ein Steuersignal („Kick-pin") erzeugt, wenn in der Ausgabe des parallelen
Ausgabeteils des Schieberegistermittels nicht ein Rahmenkopfteil
erkannt wird, wobei die Erzeugung der ersten Taktimpulse durch das
genannte Steuersignal für
mindestens eine Zeitspanne blockiert wird, die für das Verschieben eines Bits
im seriellen Eingabeteil des Schieberegistermittels von einer Stufe
zu einer nächsten
erforderlich ist. Somit bestimmt ein derartiges Signal „Kick-pin" das Überspringen
des ersten Taktimpulses, bis eine Synchronisation erreicht ist.
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Die
oben genannten Aufgaben und andere Aspekte der vorliegenden Erfindung
sind in den Zeichnungen dargestellt und werden im Folgenden näher beschrieben.
Es zeigen:
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1 schematisch
die Signalformen der Datenbitsignale auf der Senderseite und auf
der Empfängerseite,
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2 schematisch
die Signalformen der Datenbitsignale auf der Senderseite und auf
der Empfängerseite
einschließlich
eines Rahmenkopfteil-Bytes, das als schattiertes Teilstück dargestellt ist,
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3 ein
schematisches Blockschaltbild einer herkömmlichen Rahmensynchronisationseinrichtung
mit einem Schieberegister mit seriellem Eingang und parallelem Ausgang,
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4 ein
schematisches Blockschaltbild einer Rahmensynchronisationseinrichtung
mit einem Schieberegister mit seriellem Eingang und parallelem Ausgang
gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung,
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5 ein
erstes bevorzugtes Ausführungsbeispiel
einer digitalen One-Shot-Schaltung,
die in der Einrichtung aus 4 vorzusehen
ist,
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6 Signalformen
von mehreren Signalen, die in der Schaltung aus 5 genutzt
oder erzeugt werden,
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7 Signalformen
von mehreren Signalen, die in der Schaltung aus 5 genutzt
oder erzeugt werden, wenn das Signal „Set" in Bezug auf das Signal „Clock-In" spät auftritt,
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8 ein
zweites bevorzugtes Ausführungsbeispiel
einer digitalen One-Shot-Schaltung,
die in der Einrichtung aus 4 vorzusehen
ist, und
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9 Signalformen
von mehreren Signalen, die in der Schaltung aus 8 zu
nutzen oder zu erzeugen sind.
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In
digitalen Datenübertragungssystemen
wie SDH/SONET oder Gigabit Ethernet werden Daten auf der Senderseite
(Tx) Byte für
Byte gesendet und bilden einen endlosen Strom mit Bits in serieller
Reihenfolge, wie es in 1 dargestellt ist. Ein Byte
ist dabei ein Wort mit Einsen und Nullen mit feststehender, jedoch
unwichtiger Länge.
Wenn diese Bitfolge auf der Empfängerseite
(Rx) einem Byte-Demultiplexen unterzogen werden muss, ist die Kenntnis
der Position der Originalbytes in diesem Bitstrom von grundlegender
Bedeutung. Der Übertragungs-Overhead
bietet diese Möglichkeit,
indem er ein oder mehrere spezielle Bytes auf der Senderseite, die
auch als Rahmenkopfteil-Bytes (SDH/SONET) oder Kommabytes (Gigabit
Ethernet) bekannt sind, an für
die Empfängerseite
unbekannten Zeitpunkten einfügt. Wenn
dieses spezielle Byte in dem Bitstrom auf der Empfängerseite
erkannt wird, wie es in 2 angegeben ist, ist der Zeitpunkt
des Demultiplexens bekannt, und die dem Demultiplexen unterzogenen
parallelen Ausgangsdaten können
auf die Bytegrenzen ausgerichtet werden.
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Damit
das spezielle Byte erkannt werden kann, ist eine Erkennung des Rahmenkopfteils
oder des Kommabytes erforderlich, und ein rücksetzbarer Takt-geteilt-durch-N-Zähler muss
mit der Byteposition des Rahmenkopfteils synchronisiert werden. Eine
herkömmliche
Rahmensynchronisationseinrichtung mit einem derartigen rücksetzbaren
Taktgeteilt-durch-N-Zähler
ist in 3 dargestellt. Dieses Takt-geteilt-durch-N-Ausgangssignal bestimmt
den Zeitpunkt, zu dem das Demultiplexen stattfindet. Die Synchronisation
dieses synchronen, rücksetzbaren Takt-geteilt-durch-N-Zählers muss
beim Erkennen des speziellen Bytes bei voller Arbeitsgeschwindigkeit
in einem genau bekannten Zeitintervall durchgeführt werden.
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Die
vorliegende Anmeldung schlägt
den Einsatz eines so genannten „Kick-pin"-Prinzips
vor, das die Möglichkeit
bietet, den Zähler
mit Hilfe von niederfrequenten Ansteuerungssignalen, wie CMOS, mit
dem seriellen Bitstrom zu synchronisieren. Die Erkennung des Rahmenkopfteils
kann mit der Bitrate für
parallele Daten erfolgen. Der Zähler
wird nicht zu einem genau bekannten Zeitpunkt rückgesetzt, sondern der Ausgangstakt
wird einen Hochfrequenz-Taktzyklus lang gehalten. Das Ergebnis dieser Aktion
besteht darin, dass der Zeitpunkt des Demultiplexens des Bitstroms
um ein Bit verschoben wird. Dies kann bei niedriger Frequenz wiederholt
werden, bis die Synchronisation bzw. Ausrichtung stattgefunden hat.
Die Ansteuerung kann zwar bei sehr niedrigen Frequenzen durchgeführt werden,
es ist jedoch offensichtlich, dass die Synchronisation viel länger dauern
wird.
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Die
dem Demultiplexen unterzogenen Ausgangsdaten werden einer Datenhandhabungseinrichtung
(einer so genannten Framer-Schaltung) zugeführt, die in ihren parallelen
Eingangsdaten nach dem Rahmenkopfteil oder Kommabyte sucht. Wird das
spezielle Byte nicht innerhalb einer bestimmten Zeitspanne gefunden,
sendet sie ein Signal an einen „Kick-pin" des Takt-geteilt-durch-N-Zählers, damit
ein Taktzyklus übersprungen
wird und infolgedessen das Demultiplexen ein Bit später erfolgt.
Dieser Vorgang wird wie derholt, bis der Rahmenkopfteil oder das Kommabyte
in den parallelen Ausgangsdaten detektiert wird. Ist er detektiert,
wird das System synchronisiert. Hat das System die Synchronisation
erreicht, d. h. dass die dem Demultiplexen unterzogenen parallelen
Ausgangsdaten auf die ausgerichtet sind, passiert nichts mehr und
das Signal „Kick-pin" wird nicht mehr
erzeugt. Lediglich wenn die Synchronisation (beispielsweise durch äußere Umstände) wieder verloren
geht, beginnt der Vorgang der erneuten Synchronisation wieder von
vorne.
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Das
Signal „Kick-pin" in der Einrichtung
aus 4 hat die gleiche Aufgabe wie das Signal „Reset" in der Einrichtung
aus 3, nämlich
das Einstellen des Zeitpunktes des Demultiplexens. Das Signal „Reset" in der Einrichtung
aus 3 tritt jedoch in dem seriellen Hochfrequenz-Zeitbereich
auf, während
das Signal „Kick-pin" in der Einrichtung
aus 4 in dem parallelen niederfrequenteren Zeitbereich
erzeugt wird. Außerdem
stellt das Signal „Reset" in der Einrichtung
aus 3 den Zeitpunkt des Demultiplexens sofort ein,
während
das Signal „Kick-pin" den Zeitpunkt des
Demultiplexens um einen Taktzyklus in Bezug auf den seriellen Hochfrequenztakt
verschiebt.
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Ein
hauptsächlicher
Vorteil besteht somit darin, dass das Signal „Kick-pin" von einer Schaltungsanordnung in dem
niederfrequenten, mit weniger Verlust behafteten parallelen Taktbereich
oder sogar durch externe Quellen, wie Gesamtübertragungssystem-Controller, erzeugt
werden kann.
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Es
ist übrigens
anzumerken, dass erwartet wird, dass das serielle Taktsignal bereits
extrahiert und ordnungsgemäß auf die
seriellen Daten ausgerichtet wurde.
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Die
Schaltung zum Überspringen
eines Taktzyklus kann als eine so genannte digitale One-Shot-Schaltung
ausgeführt
werden. Ein bevorzugtes Ausführungsbeispiel
für eine
derartige Schaltung ist in 5 dargestellt.
Die Schaltung kann durch ein Niederfrequenzsignal angesteuert werden, während der
Ausgang nur einen Hochfrequenz-Taktzyklus überspringt.
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Wenn
das Signal „Kick-pin" auf „hoch" geht, geht der Q-Ausgang
eines Flipflops FF1 bei der nächsten
Flanke des Signals „Clock-in" auf „hoch". Dadurch wird die
wohlbekannte Set-Reset-Schaltung (hier mit ODER-Gattern dargestellt)
gesetzt, und das Signal „Kick-out" geht auf „hoch". Dieses Signal „Set" wird auch einem
zweiten Flipflop FF2 zugeführt.
Der Q-Ausgang dieses FF2 geht dann einen Taktzyklus des Signals „Clock-in" später auf „hoch" und setzt die Set-Reset-Schaltung
daher zurück.
Das Signal „Kick-out" geht wieder auf „niedrig". Da sich S und R nie
zur gleichen Zeit ändern,
ist es unmöglich,
dass verbotene Zustände
auftreten. Durch die UND-Verknüpfung
des Signals „Kick- out" und des Signals „Clock-in" ergibt sich ein
Signal „Clock-out", dem ein Impuls
fehlt. Durch das Zuführen
dieses Signals „Missing-pulse-clock" zu einem Teile-durch-N-Zähler ergibt
sich eine „Warte"-Zeit von einem Taktzyklus.
Es ist jedoch zu beachten, dass aufgrund der Tatsache, dass die
Set-Reset-Schaltung ein unbekanntes Startverhalten hat, der erste
Impuls „Kick-pin" erforderlich sein
kann, um die Schaltung in einen bekannten Zustand zu bringen. Die
Signalformen der Signale in der Schaltung aus 5 sind
in 6 dargestellt.
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Bei
der Verwendung von N Speicherelementen für FF2 kann die digitale One-Shot-Schaltung
zu einer so genannten N-Shot-Schaltung erweitert werden. Bei N =
1 ist die Set-Reset-Schaltung nicht erforderlich und kann durch
ein einziges Gatter ersetzt werden. Dies ist auf eine korrekte Zeitsteuerung durch
die Auslegung von zwei Flipflops in Reihenschaltung zurückzuführen.
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Es
muss besonders darauf geachtet werden, Störspitzen des Taktsignals zu
vermeiden. Wenn das Signal „Set" nämlich in
Bezug auf das Signal „Clock-in" spät auftritt,
wird das Signal „Clock-out" genau dann einen
Impuls erzeugen, wenn kein Impuls geplant ist. Eine derartige Situation
ist in 7 dargestellt.
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Die
tatsächliche
Schaltung zum Entfernen eines Taktimpulses aus einer fortlaufenden
Taktfolge, wie sie in Pathfinder-Chips angewendet wird, ist in 8 dargestellt,
die eine zweite bevorzugte Ausführungsform
einer digitalen One-Shot-Schaltung zeigt. Die maximale Betriebsfrequenz
dieser Schaltung wird durch die Verzögerung des Inverters und des UND-Gatters
und durch die Vorbereitungs- bzw. Haltezeit der Flipflops bestimmt.
Ein drittes Flipflop FF3 sollte als erstes umschalten, dann das
zweite Flipflop FF2 und dann das erste Flipflop FF1. Die Signalformen
der in der Schaltung aus 8 verwendeten oder auftretenden
Signale sind in 9 dargestellt.
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Die
Erfindung wurde zwar oben mit Bezug auf in den beiliegenden Zeichnungen
dargestellte Beispiele beschrieben, es ist jedoch offensichtlich, dass
die Erfindung nicht darauf beschränkt ist und auf viele Arten
innerhalb des in den anhängenden Ansprüchen dargelegten
Rahmens variieren kann.
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Text in der
Zeichnung
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1 + 2
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- Bytes sent – later später gesendete Bytes
- Bytes sent earlier – früher gesendete
Bytes
- Endless stream of bits – endloser
Bitstrom
-
3
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- Frameheader detection – Erkennung des Rahmenkopfteils
- Reset – Rücksetzen
- Serial data and clock – Serielle
Daten und Taktsignal
- Clock/N – Takt/N
- Serial shift register – Serielles
Schieberegister
- Parallel shift register – Paralleles
Schieberegister
- Demultiplexed byte – Demultiplexiertes
Byte
-
4
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- HF side – HF-Seite
- LF side – NF-Seite
- Frameheader detected ? – Rahmenkopfteil
erkannt?
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5
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- Lf-Kick-pin – NF-Kick-pin
- Hf-Clock-in – HF-Clock-in
- Set-reset circuit – Set-Reset-Schaltung