DE3852521T2

DE3852521T2 - Digitales Rahmensynchronisierungssystem.

Info

Publication number: DE3852521T2
Application number: DE3852521T
Authority: DE
Inventors: Doowhan Choi
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1987-05-22
Filing date: 1988-05-13
Publication date: 1995-07-13
Anticipated expiration: 2008-05-14
Also published as: KR880014759A; JPH0626330B2; KR920000165B1; CA1323675C; DE3852521D1; EP0292208A2; JPS642432A; EP0292208B1; US4764941A; EP0292208A3

Description

Die Erfindung betrifft einen Synchronisierer und ein Verfahren zum Synchronisieren digitaler Signale.
Für die Übertragung digitaler Signale ist Bitstopfen ein geläufiger Weg zum Synchronisieren von Signalen mit niedrigerer Bitrate zum Übertragen bei höherer Bitrate. Eine Bitstopfeinrichtung verwendet zwei Stopfbitpositionen in jedem Kanalrahmen, die gewöhnlich als positives und negatives Stopfen bezeichnet werden. Ein solcher Kanalrahmen ist unter Verwendung von positivem und negativem Stopfen in Fig. 1 dargestellt und weist zwei Stopfpositionen S&sub1; und S&sub2; auf. Die Bildung eines derartigen Kanalrahmens ist in der US-Patentanmeldung 769 427, angemeldet am 26. August 1985, beschrieben. Wenn die ankommende Bitrate bei ihrer nominellen Rate liegt, enthält eine der Stopfbitpositionen ein Datenbit und die andere ein Stopfbit. Wenn die ankommende Rate größer als die nominelle Rate ist, dann enthalten, wenn es gelegentlich erforderlich ist, beide Bitpositionen S&sub1; und S&sub2; Datenbits. Wenn andererseits die ankommende Bitrate kleiner als die nominelle Bitrate ist, dann enthalten, falls erforderlich, beide Stopfbitpositionen S&sub1; und S&sub2; Stopfbits. Dies wird gewöhnlich als positives Stopfen bezeichnet.
Ein ernsthaftes Problem bei einer solchen positiven und negativen Stopfeinrichtung ist, daß die von dem Bitstopfen verursachten Wartezeitschwankungen zu groß sind. Das von dem Bitstopfen verursachte Wartezeitschwanken ist in "Transmission Systems for Communications", 5. Ausgabe, 1982, Bell Telephone Laboratories, Inc., Seiten 692-699, beschrieben. Auch wird auf den Artikel von D. L. Duttweiler "Waiting Time Jitter", Bell System Technical Journal, Band 51, Nr. 1, Januar 1972, Seiten 165-207, und den Artikel "Jitter Characteristics of Pulse Stuffing Synchronization", IEEE Proceedings International Conference on Communications, Juni 1968, Seiten 259-264, verwiesen. In der positiven und negativen Stopfeinrichtung resultiert ein nominelles Stopfverhältnis von Eins (1), wenn eine der Stopfbitpositionen nominell ein Stopfbit enthält. Dabei ist, wie in den obengenannten Aufsätzen erläutert, der Wert der Wartezeitschwankungen sehr groß, was äußerst unerwunscht ist.
Es ist bekannt, daß ein positives Stopfprogramm, das bewirkt, daß das Stopfverhältnis angemessen größer als Null (0) und kleiner als Eins (1) ist, die Wartezeitschwankungen signifikant vermindert.
Es ist auch bekannt, daß eine synchrone Stopfeinrichtung keine Wartezeitschwankung erzeugt.
Die EP-A-0 197 492 offenbart eine Einrichtung, die so ausgelegt ist, daß nur die Basisschwankung, d.h. die Stopfschwankung, eliminiert wird. Das wird durch sogenannte spektrale Transformation realisiert. Die Frequenz der Basisschwankung wird auf einen höheren Wert verschoben, so daß sie leichter durch Verwendung einer phasenstarren Schleife vermindert werden kann. Dies vermindert jedoch nur die Basisschwankung.
Entsprechend einem Aspekt dieser Erfindung wird ein Synchronisierer bereitgestellt, wie er im Anspruch 1 beansprucht ist.
Gemäß einem anderen Aspekt der Erfindung ist ein Verfahren gemäß Anspruch 4 vorgesehen.
Das Problem der Wartezeitschwankung in Verbindung mit einer sogenannten positiven und negativen Bitstopfeinrichtung wird generell in einem Ausführungsbeispiel für einen digitalen Rahmensynchronisierer zur Erzeugung von Rahmen mit einem vorbestimmten Rahmenintervall durch steuerbares Einstellen der Anzahl der ankommenden Bits erleichtert, die in jedem der Rahmen derart angepaßt werden, daß ein gewunschtes, akzeptables Stopf-Bruchteilsverhältnis größer als Null (0) und kleiner als Eins (1) erhalten wird.
Im speziellen wird das Stopf-Bruchteilsverhältnis durch eine Zunahme der Dauer einer ersten vorbestimmten Anzahl von Intervallen, während denen die Datenbits in den Synchronisierer geschrieben werden und dann durch eine steuerbare Abnahme der Dauer einer zweiten vorbestimmten Anzahl von Intervallen, während denen die Datenbits in den Synchronisierer geschrieben werden, erhalten. Ein Datenbit wird zwangsweise in eine der Stopfbitpositionen eingefügt, die während jedes der ersten vorbestimmten Anzahl von Intervallen erscheint, und ein Nicht-Datenbit wird zwangsweise in eine der Stopfbitpositionen eingefügt, die während jedes der zweiten vorbestimmten Intervalle erscheint.
In einem Ausführungsbeispiel der Erfindung wird ein gewünschtes Stopf-Bruchteilsverhältnis für einen akzeptablen Wert der Wartezeitschwankung durch Verwendung einer sogenannten Zweistufen-Stopfeinrichtung realisiert. Eine erste Stopf stufe enthält eine asynchrone Stopfeinrichtung mit einem gewünschten Stopf- Bruchteilsverhältnis zur Erzeugung sogenannter Zwischenrahmen. Eine zweite Stopfstufe enthält eine synchrone Stopfeinrichtung zur Erzeugung von Ausgangsrahmen. Eine vorbestimmte Anzahl q von Zwischenrahmen bilden einen Zwischenmultirahmen. Für eine erste vorbestimmte Anzahl p von Zwischenrahmen in dem Multirahmen wird in eine der beiden Stopfbitpositionen zwangsweise immer ein Datenbit eingefügt. Die andere Stopfposition kann entweder gestopft werden oder nicht. Für eine zweite vorbestimmte Anzahl g-p von Zwischenrahmen ist eine der beiden Stopfbitpositionen eliminiert, wodurch die Datentransportkapazität des Rahmens um ein Bit erhöht wird. Die andere Stopfbitposition kann entweder gestopft werden oder nicht. Daher wird das Stopfverhältnis für die p Zwischenrahmen Eins (1) und das Stopfverhältnis für die p-g Zwischenrahmen Null (0).
Das gewünschte Stopf-Bruchteilsverhältnis p/q wird für jeden Rahmen in den Zweistufenausführungen durch eine steuerbare Zunahme der nominellen Anzahl der ankommenden Datenbits, die für die erste vorbestimmte Anzahl der Zwischenrahmen angepaßt sind, und dann durch eine steuerbare Verminderung der nominellen Anzahl der ankommenden Datenbits für die zweite vorbestimmte Anzahl der Zwischenrahmen eines Zwischenmultirahmens erhalten.
Die Erhöhung und Verminderung der nominellen Anzahl der Datenbits, die in den Rahmen des Zwischenmultirahmens untergebracht sind, wird dadurch realisiert, daß in der ersten vorbestimmten Anzahl von Zwischenrahmen ein Datenbit zwangsweise in eine der Stopfbitpositionen eingefügt wird, eine der Stopfbitpositionen in der zweiten vorbestimmten Anzahl der Zwischenrahmen eliminiert und eine Zwischentaktgeberrate verwendet wird, die kleiner ist als die gewünschte Ausgangstaktgeberrate zur Erzeugung der Zwischenrahmen in einer vorbestimmten Weise, so daß das Intervall des Zwischenmultirahmens dem Intervall eines Ausgangsmultirahmens gleich ist, der ebenfalls die gesamte Anzahl qu der Rahmen enthält. Die gewünschten Ausgangsrahmen werden von der zweiten Stopfstufe durch Einfügen eines Nicht-Datenbits in diejenige Stopfbitposition in der zweiten vorbestimmten Anzahl der Zwischenrahmen erhalten, welche in dem Zwischenmultirahmen eliminiert wurde, und dann durch Lesen der Rahmen bei der Taktgeberrate.
In einem anderen Ausführungsbeispiel der Erfindung wird vorteilhaft ein elastischer Speicher verwendet, um Stopf-Bruchteilsverhältnisse zu erhalten, die eine akzeptable Wartezeitschwankung ergeben. Das gewünschte Stopf-Bruchteilsverhältnis wird teilweise durch Verwendung eines Mehrrahmenformats mit einer vorbestimmten Gesamtzahl q von Rahmen erhalten. Dieses Multirahmenformat ist identisch mit dem obenbeschriebenen Ausgangsmultirahmenformat und wird von der Zweistufenstopfeinrichtung erzeugt. Für eine erste vorbestimmte Anzahl p von Rahmen in dem Multirahmen wird in eine der beiden Stopfbitpositionen zwangsweise ein Datenbit eingefügt. Die andere Stopfbitposition kann entweder gestopft sein oder nicht. Für eine zweite vorbestimmte Anzahl q-p von Rahmen wird in eine der beiden Stopfbitpositionen ein Nicht-Datenbit zwangsweise eingefügt, wodurch die Datentransportkapazität des Rahmens um ein Bit erhöht wird. Die andere Stopfbitposition kann entweder gestopft sein oder nicht. Dann wird das gewünschte Stopf- Bruchteilsverhältnis durch Erhöhen der Anzahl der während der ersten vorbestimmten Anzahl p von Rahmen der ankommenden, in den elastischen Speicher geschriebenen Datenbits in vorbestimmter Weise und durch Erniedrigen der Anzahl der während der vorbestimmten Anzahl p-q von Rahmen des Multirahmens der ankommenden, in den elastischen Speicher geschriebenen Datenbits in vorbestimmter Weise erhalten. Daraus ergibt sich, daß ein gewünschtes Stopf- Bruchteilsverhältnis von p/q erhalten wird.
Die Zu- oder Abnahme der für jeden Rahmen in den elastischen Speicher geschriebenen Daten wird realisiert durch steuerbares Einstellen der Zwischenspeicherzeit der Schreibadressen des elastischen Speichers im Verhältnis der Zwischenspeicherzeit der Leseadresse. Die gespeicherte Schreibadresse und die gespeicherte Leseadresse des elastischen Speichers wird verwendet, um eine Entscheidung zu treffen, einen Rahmen zu stopfen oder nicht. Für die erste vorbestimmte Anzahl von Rahmen wird Zwischenspeichern der Schreibadresse gegenüber dem Zwischenspeichern der Leseadresse verzögert, wodurch das Intervall erhöht wird, in dem für jeden der ersten vorbestimmten Anzahl von Rahmen Daten in den elastischen Speicher geschrieben werden. Die Erniedrigung der in den elastischen Speicher während der zweiten vorbestimmten Anzahl von Rahmen geschriebenen Daten wird realisiert durch Fortschreiten des verzögerten Einsetzens der Verriegelung der Schreibadresse zurück zur ursprünglichen Position relativ zum Zwischenspeichern der Leseadresse. Am Ende des Multirahmens verschwindet die Nettoverzögerung des Zwischenspeicherzeitpunktes für die Schreibadresse relativ zum Zwischenspeicherzeitpunkt für die Leseadresse, und dann kann der Verzögerungs- und Vorlaufzyklus des Schreibadressen- Zwischenspeicherzeitpunktes für den nachfolgenden Rahmen wieder initiiert werden.

Kurze Beschreibung der Zeichnungen

Es zeigen:
Fig. 1 ein bekanntes Kanalrahmenformat mit Stopfpositionen, um ein positives und negatives Stopfen zu bewirken;
Fig. 2 ein vereinfachtes Blockschaltbild mit Details eines Ausführungsbeispiels der Erfindung, das zwei Stopfstufen aufweist, um ein gewünschtes Stopf- Bruchteilsverhältnis zu erhalten, das einen aktzeptablen Wartezeitschwankungswert ergibt;
Fig. 3 eine vereinfachte Darstellung zur Erläuterung eines Zwischenrahmens, der zur Beschreibung der Fig. 2 nützlich ist;
Fig. 4 eine vereinfachte Darstellung zur Erläuterung eines Ausgangsmultirahmens, der ebenfalls nützlich zur Beschreibung der Ausführungsbeispiele gemäß Fig. 4 und 5 ist;
Fig. 5 ein vereinfachtes Blockschaltbild mit Details eines anderen Ausführungsbeispiels der Erfindung, das einen elastischen Speicher aufweist, um ein gewünschtes Stopf-Bruchteilsverhältnis zu erhalten, das einen akzeptablen Wert für die Wartezeitschwankung ergibt, und
Fig. 6 eine vereinfachte Darstellung zur Erläuterung eines anderen Multirahmens und der Beziehung zwischen der Schreibadressenverriegelungszeit und der Leseadressenverriegelungszeit in dem Ausführungsbeispiel gemäß Fig. 5, um ein gewünschtes Stopf-Bruchteilsverhältnis von 1/4 zu erhalten.
Fig. 1 zeigt ein sogenanntes Kanalrahmenformat mit zwei Stopfbitpositionen S&sub1; und S&sub2;, die für negatives und positives Stopfen bereitstehen. Die vorliegende Erfindung ist darauf gerichtet, durch zwangsweises Stopfen ein sogenanntes positives Stopfverhältnis in einem solchen Kanalrahmenformat zu erhalten, ist jedoch nicht auf das spezielle Format in Fig. 1 beschränkt. Für eine einfache und klare Beschreibung wird ein Beispiel herangezogen, das sich auf das bekannte digitale DS1-Pulscodemodulations-(PCM)- Format bezieht, das bei einer nominellen Bitrate von 1,544 Mb/s übertragen wird. Daher ist in dem Kanalrahmenformat der Fig. 1 die Gesamtzahl der Bits pro Rahmen einschließlich übergeordneter Bits N=832 Bits und die Gesamtzahl der ankommenden Datenbits pro Rahmen M=772 Bits. Die vorliegende Erfindung ist in gleicher Weise auch auf die anderen Übertragungsbitraten und Rahmenformate anwendbar.
Fig. 2 zeigt das vereinfachte Blockschaltbild eines Ausführungsbeispiels der Erfindung, um ein gewünschtes Stopf-Bruchteilsverhältnis in einen sogenannten Pulsstopfsynchronisierer zu erhalten. Es sei wiederholt angemerkt, daß ein solcher Synchronisierer typischerweise verwendet wird, um digitale Signale mit niedrigerer Bitrate zur Übertragung bei einer höheren Bitrate zu synchronisieren. Dementsprechend ist eine asynchrone Stopfeinheit 201, die eine erste Stopfstufe zum Erzeugen sogenannter Zwischenrahmen und ein gewünschtes Stopf- Bruchteilsverhältnis bereitstellt, und dann eine asynchrone Stopfeinheit 202 dargestellt, die eine zweite Stopfstufe zum Erzeugen von Ausgangsrahmen mit einem gewünschten Format bereitstellt. Ferner ist ein Taktgeberwandler 203 gezeigt, der ein Zwischentakt-(CLKINT)-Signal erzeugt, wie auch ein Zwischenrahmenformatierer 204 und ein Ausgangsrahmenformatierer 205.
Daher wird bei diesem Beispiel ein DS1 PCM-Signal an den Eingang "Daten ein" und das DS1 1,544 MHz- Taktgebersignal (CLKIN) an den Eingang "Taktgeber ein" der asynchronen Stopfeinheit 201 angelegt. An die asynchrone Stopfeinheit 201 wird auch ein Zwischentaktgeber-(CLKINT)- Signal gelegt, das in diesem Beispiel eine Rate von 1,663 MHz hat und zum Erzeugen der Zwischenrahmen benutzt wird, wie nachstehend noch erläutert wird. Das CLKINT- Taktsignal wird auch an den Zwischenrahmenformatierer 204 gelegt, der die asynchrone Stopfeinheit 201 steuert, um das Zwischenrahmenformat zu erzeugen, wie noch nachstehend beschrieben wird. Derartige asynchrone Stopfeinheiten, die vorteilhaft bei dem Ausführungsbeispiel der Erfindung zum Erzeugen des erfindungsgemäßen Zwischenrahmenformats verwendet werden, sind bekannt. Hierzu wird auf die obengenannten Aufsätze mit dem Titel "Waiting Time Jitter" und "Jitter Characteristics of Pulse Stuffing Synchronization" verwiesen. Der synchronen Stopfeinheit 202 wird das Zwischenrahmenausgangssignal der asynchronen Stopfeinheit 201 und CLKINT geliefert, um unter Steuerung des Ausgangsrahmenformatierers 205 ein Ausgangssignal von dem Zwischenrahmenformatierer 204 und ein Ausgangtakt- (CLKOUUT)-Signal zu erzeugen, wobei die Ausgangsrahmen ein gewünschtes Format und ein gewünschtes Stopf- Bruchteilsverhältnis haben. Derartige synchrone Stopfeinheiten sind auch bekannt. Der Taktgeberwandler 203 wird in diesem Beispiel dazu verwendet, CLKINT mit dem Wert 1,663 MHz von CLKOUT mit dem Wert 1,664 MHz zu erzeugen.
Der in Fig. 2 dargestellte Rahmensynchronisierer erzeugt ein gewünschtes asynchrones Stopfverhältnis, das angenähert p/q ist. Das gewünschte Stopfverhältnis wird durch Verwendung der asynchronen Stopfeinheit 201, und zwar unter Steuerung von CLKINT und des Zwischenformatierers 204 erhalten, um das ankommende DS1-Datensignal in ein Zwischenrahmenformat bei einer reduzierten Rate CLKINT zu stopfen, und zwar relativ zu einer gewünschten Ausgangsrate CLKOUT. Dann wird das Ausgangssignal in dem Zwischenrahmenformat (wie in Fig. 3 vereinfacht dargestellt) die asynchrone Stopfeinheit 201 synchron in der synchronen Stopfeinheit 202 gestopft, und zwar unter Steuerung des Ausgangsformatierers 205 in Verbindung mit dem Zwischenrahmenformatierer 204 und CLKOUT, um ein Ausgangsmultirahmenformat zu erzeugen, wie es in vereinfachter Form in Fig. 4 dargestellt ist. Der Ausgangsrahmenformatierer 205 fügt abhängig von dem Ausgangssignal des Zwischenrahmenformatierers 204 steuerbar ein Nicht-Datenbit in die geeignete Stopfbitposition in dem sogenannten x-Rahmen des Ausgangsrahmenformats in Fig. 4 ein.
Die Betriebsweise der asynchronen Stopfeinheit 201 und der synchronen Stopfeinheit 202 besteht darin, die Wirkung der p-Rahmen, in denen ein Datenbit in einer der Stopfbitpositionen der q-Rahmen des Multirahmens eingefügt ist, gleichmäßig zu verteilen. Das Gesamtintervall des Zwischenrahmens ist gleich dem Gesamtintervall des Ausgangsmultirahmens. Die einzelnen Rahmenintervalle in den Zwischenrahmen sind jedoch in der ersten Anzahl von Rahmen länger als jene in dem Ausgangsmultirahmen. Wie in Fig. 3 gezeigt, haben die p-Rahmen, d.h. die langen Rahmen, eine Datentransportkapazität von M+1 Bit, da eine der Stopfbitpositionen, nämlich D (Fig. 3), zwangsweise ein Datenbit mitführt, und die q-p-Rahmen, d.h. die kurzen Rahmen, eine Datentransportkapazität von M Bits aufweisen, da eine der Stopfbitpositionen eliminiert wurde. Ähnlich hat jeder der p-Rahmen insgesamt N Bits, während jeder der q-p- Rahmen insgesamt N-1 Bits aufweist.
Dann wird ein Ausgangsmultirahmen mit q-Rahmen, wie aus Fig. 4 hervorgeht, von der synchronen Stopfeinheit 202 bei der gewünschten Ausgangstaktrate CLKOUT erzeugt. Der d-Rahmen des Ausgangsmultirahmens entspricht einem Rahmen, wie er in Fig. 4 dargestellt ist, indem eine Stopfbitposition ein Datenbit D enthält, und der x-Rahmen entspricht einem Rahmen in Fig. 4, in dem eine Stopfbitposition ein Nicht-Datenbit X enthält.
Generell ist für das Ausführungsbeispiel der Erfindung gemäß Fig. 2 die Zwischentaktrate
CLKINT = CLKOUT - (1 - p/q) FR (1),
wobei CLKINT die Zwischentaktrate, CLKOUT die Ausgangstaktrate, p die Anzahl der langen oder d-Rahmen, q die Gesamtzahl der Rahmen in dem Multirahmen und FR die Ausgangsdatenrate ist. Daher ist in diesem Beispiel CLKOUT gleich 1,644 MHz, p = 1, q = 2, FR = 2 KHz und daraus folgt CLKINT = 1,663 MHz.
Das Intervall der langen Rahmen ist, wie in Fig. 3 gezeigt, auf
erhöht, was sich zu
T&sub1; = TFR R&sub1; (3)
ergibt, wobei T&sub1; das lange Zwischenrahmen-(p-Rahmen)- Intervall, TFR das Intervall eines gewünschten Ausgangsrahmens und N die Gesamtzahl der Bits in einem Ausgangsrahmen ist.
Das Intervall des in Fig. 3 gezeigten kurzen Rahmens ist auf
erhöht, was sich zu
Ts = TFR Rs (5)
ergibt, wobei Ts das kurze ((q-p)-Rahmen)- Zwischenrahmenintervall ist.
Für jeden der langen Rahmen ist die Datentransportkapazität M+1 Bit und für jeden der langen Rahmen die Anzahl der nominell ankommenden Daten M R&sub1; Bits. Das Zwischenstopfverhältnis Si für den langen Rahmen wird dann
S&sub1; = 1 - M (R&sub1; - 1) (6)
Für jeden der kurzen Rahmen ist die Datentransportkapazität M Bits, und die nominelle ankommende Datenrate für jeden der kurzen Rahmen M Rs. Die Zwischenstopfrate Ss für den kurzen Rahmen wird dann
Ss = M (1 - Rs) (7)
Der Mittelwert des Stopfverhältnisses über den Multirahmen ist
Es ist zu beachten, daß weder S&sub1; noch Ss genau Sav ist, obwohl sie nahe daran liegen.
Betrachtet sei ein Beispiel, bei dem ein Stopfverhältnis von 1/2 mit einer DS1-Anpassung für einen synchronen Ausgang bei einer Ausgangstaktrate CLKOUT von 1,664 MHz vorliegt. Dann ist p/q = 1/2, N = 832 (Fig. 1), M = 772 (Fig. 1) und CLKINT = 1,663 MHz (Gleichung 1).
Die asynchrone Stopfeinheit 201 (Fig. 2) erzeugt unter Steuerung von CLKINT und dem Zwischenformatierer 204 einen Zwischenmultirahmen mit zwei (2) Rahmen (Fig. 3). Einer der Zwischenrahmen ist ein langer (p) Rahmen mit 832 Bits, und einer der Zwischenrahmen ist ein kurzer Rahmen mit 831 Bits.
Die asynchrone Stopfeinheit 201 (Fig. 2) erzeugt unter Steuerung von CLKINT und dem Zwischenformatierer 204 einen Zwischenmultirahmen mit zwei (2) Rahmen (Fig. 3). Einer der Zwischenrahmen ist ein (p) Rahmen mit 832 Bits, und einer der Zwischenrahmen ist ein kurzer Rahmen mit 831 Bits.
Das Stopfverhältnis für einen Rahmen kann definiert werden als Datentransportkapazität für den Rahmen bezüglich der tatsächlichen, an den Rahmen gelieferten Anzahl von Datenbits. Für einen langen Rahmen ist die Datentransportkapazität (Fig. 3) M+1 oder 773 Bits, während die tatsächliche Anzahl von Datenbits, die während jedes langen Rahmens geliefert werden, 772,464 beträgt. Folglich ist das tatsächliche Stopfverhältnis für den langen Rahmen gemäß Gleichung 6 S&sub1; = 0,536. Ähnlich ist für jeden kurzen Rahmen die Datentransportkapazität M oder 772 Bits, während die tatsächliche Anzahl der gelieferten Datenbits 771,536 beträgt. Folglich ist das tatsächliche Stopfverhältnis für den kurzen Rahmen gemäß Gleichung 7 Ss = 0,464. Daher ist das durchschnittliche Stopfverhältnis für den Multirahmen Sav = 0,5, was dem gewünschten Stopfverhältnis p/q = 1/2 entspricht.
Fig. 5 zeigt in dem vereinfachten Blockschaltbild Einzelheiten eines anderen Ausführungsbeispiels der Erfindung, mit dem ein gewünschtes Stopf- Bruchteilsverhältnis für das Rahmenformat nach Fig. 1 erzielt wird. In diesem Beispiel ist also angenommen, daß die Eingangsdaten das DS1 PCM-Signal sind, die eine Eingangstaktgeberrate CLKIN von 1,544 MHz und eine Ausgangstaktrate von 1,664 MHz haben. Dementsprechend ist ein elastischer Speicher 501 gezeigt, in den Daten über "Daten ein" geschrieben und Daten über "Daten aus" gelesen werden. Das Schreiben von Daten in den ersten Speicher 501 wird durch Schreibadressen gesteuert, die von einem auf das Eingangstaktgebersignal CLKIN ansprechenden Schreibzähler 502 erzeugt werden. In diesem Beispiel ist wiederum CLKIN nominell 1,544 MHz. Die Schreibadressen- Zwischenspeichereinrichtung 504 wird auch mit den Schreibadressen von dem Schreibzähler 502 versorgt und zum Zwischenspeichern verwendet, d.h. zum Speichern der Schreibadresse vom Zähler 502 in einem bestimmten Augenblick in Abhängigkeit von einem Signal WALT. Das heißt, die in der Einrichtung 504 gespeicherte Schreibadresse ist diejenige mit einem bestimmten Schreibadressen- Zwischenspeicherzeitpunkt (WALT). Ahnlich wird das Lesen der Daten aus dem elastischen Speicher 501 durch Leseadressen gesteuert, die, ansprechend auf ein Ausgangstaktgebersignal CLKOUT, von einem Lesezähler 503 erzeugt werden. In diesem Beispiel ist CLKOUT wiederum 1,664 MHz. Die Leseadressen- Zwischenspeichereinrichtung 505 wird ebenfalls vom Lesezähler 503 mit den Leseadressen versorgt und zum Speichern verwendet, d.h. zum Speichern der Leseadresse von dem Zähler 503 in einem bestimmten Augenblick, und zwar abhängig von einem Signal RALT. Das heißt, die in der Leseadressen-Zwischenspeichereinrichtung gespeicherte Leseadresse ist diejenige, die einem bestimmten Adressenzwischenspeicherzeitpunkt (RALT) zugeordnet ist. Die in der Schreibadressen-Zwischenspeichereinrichtung 504 und in der Leseadressen-Zwischenspeichereinrichtung 505 gespeicherten Adressen werden in der Stopfentscheidungseinheit 506 verglichen, um festzustellen, ob ein Bit gestopft werden soll oder nicht. Ein Ausgang ist von der Stopfentscheidungseinheit 506 zur Steuerung des Stopfens an den Lesezähler 503 gelegt. Der Lesezähler 503 spricht auch auf ein Ausgangssignal von dem Rahmenformatierer 508 an, um den Datenausgang aus dem elastischen Speicher 501 so zu steuern, daß er die gewünschten Ausgangsrahmen in Verbindung mit dem Rahmenassembler 509 bilden kann. Die Verzögerungssteuerungseinheit 507 erzeugt das Signal (WALT) für den Schreibadressen-Zwischenspeicherzeitpunkt, das auf einem Verzögerungsreferenzsignal unter Steuerung des Signals (RALT) für die Leseadressen-Zwischenspeichereinrichtung und einem Verzögerungsauswahlsignal von dem Rahmenformatierer 508 basiert. Das Verzögerungsauswahlsignal könnte das Eingangstaktgebersignal CLKIN oder das Ausgangstaktgebersignal CLKOUT sein. Wenn in der Verzögerungssteuereinheit 507 eine Verzögerungsleitung verwendet wird, ist ein Verzögerungsreferenzsignal erforderlich.
Eine Entscheidung, ob gestopft werden soll oder nicht, wird in der Stopfeinheit 506 für jeden Rahmen durchgeführt. Die Stopfentscheidung erfolgt für jeden Rahmen durch gleichzeitiges Zwischenspeichern der Schreib- und Leseadressen zu einem festen Zeitpunkt und anschließendem Vergleichen derselben. Das gleichzeitige Zwischenspeichern der Schreib- und Leseadresse zu einem festen Zeitpunkt in jedem Rahmen bedeutet, daß das Intervall, in dem Daten in den elastischen Speicher geschrieben werden, dem Intervall entspricht, in dem für jeden Rahmen auf dem elastischen Speicher gelesen wird. Wenn eine Adressenlücke zwischen der Schreibadresse und der Leseadresse unterhalb eines vorbestimmten Schwellwerts besteht, findet eine Entscheidung zum Stopfen statt, andernfalls entfällt der Stopfvorgang.
Die gewünschten Ausgangsrahmen werden von dem Rahmenassembler 509 erzeugt. Zu diesem Zweck werden an den Rahmenassembler 509 übergeordnete Bits (OH) und die Daten aus dem elastischen Speicher 501 geliefert. Der Assembler 509 erzeugt unter Steuerung des Rahmenformatierers 508 und CLKOUT Ausgangsrahmen, wie sie in vereinfachter Form in Fig. 4 und für ein spezielles Beispiel in vereinfachter Form in Fig. 6 dargestellt sind.
In dem Ausführungsbeispiel gemäß Fig. 5 wird ein gewünschtes asynchrones Stopf-Bruchteilsverhältnis durch Steuerung des elastischen Speichers erhalten, die Daten in einer derartigen Weise zu lesen, daß von dem Assembler 509 ein Ausgangsmultirahmenformat ausgegeben wird, wie es in vereinfachter Form in Fig. 4 dargestellt ist. Wenn die Schreibadresse und die Leseadresse gleichzeitig zu einem festen Zeitpunkt gespeichert werden, sind die unmittelbaren Stopfverhältnisse für die d-Rahmen und die x-Rahmen Eins (1) bzw. Null (0). Wenn jedoch der Schreibadressen- Zwischenspeicherzeitpunkt (WALT) relativ zum Leseadressen- Zwischenspeicherzeitpunkt (RALT) eingestellt werden kann, wird eine Veränderung im Schreibintervall innerhalb des elastischen Speichers 501 für einen Rahmen erhalten. Folglich variiert für den Rahmen die Anzahl der in den elastischen Speicher 501 geschriebenen Eingangsdaten. Von dieser Änderung der Anzahl der in den elastischen Speicher 501 geschriebenen Datenbits wird Gebrauch gemacht, um ein gewünschtes Stopf-Bruchteilsverhältnis zu erhalten.
Im allgemeinen lassen sich WALT und RALT im Takt für den letzten vorhergehenden Multirahmenzyklus aufeinander ausrichten. Für den ersten d-Rahmen in dem Multirahmen ist dann WALT um (1-p/q) UI des asynchronen Eingangstakts CLKIN verzögert, während RALT unverändert bleibt. Folglich ist das Schreibintervall in dem elastischen Speicher 501 vergrößert. ein UI ist ein Einheitsintervall, das einem Taktimpuls entspricht. Die dann in den elastischen Speicher 501 während des erweiterten Schreibintervalls geschriebene nominelle Eingangsdatenrate erhöht sich auf M+(1-p/q) Bits, während die Anzahl der aus dem elastischen Speicher 501 gelesenen Datenbits unverändert bei M+1 Bits verbleibt. Folglich wird das unmittelbare Stopfverhältnis Sd für den d-Rahmen p/q. Für den nächsten d-Rahmen ist WALT um 2(1-p/q) UI im Hinblick auf RALT verzögert, wodurch eine Nettovergrößerung des Schreibintervalls von (1-p/q) UI bereitgestellt wird. Wird in dieser Weise weiterverfahren, wird WALT für den p-ten d-Rahmen relativ zu RALT um p(1-p/q) UI verzögert. Für den (p+1)-ten Rahmen, d.h. den ersten x-Rahmen, ist WALT um p/q UI bezüglich des vorherigen, d.h. p-ten WALT erhöht um eine Gesamtverzögerung von p(1-p/q)-p/q UI zu erzeugen. Daher ist für den x-Rahmen das Schreibintervall relativ zu dem Leseintervall um p/q UI verkleinert und die nominelle Anzahl der in dem elastischen Speicher 501 geschriebenen Datenbits ist M-p/q Bits. Die Anzahl der aus dem elastischen Speicher 501 für diesen x-Rahmen gelesenen Datenbits beträgt M Bits. Daher wird das unmittelbare Stopfverhältnis Sx für den x-Rahmen p/q. Die Erhöhung von WALT um p/q UI wird für jeden x-Rahmen bis zum p-ten Rahmen fortgesetzt. Bei dem q- ten Rahmen besteht keine Zeitdifferenz mehr zwischen WALT und RALT, und WALT sowie RALT sind für den Anfang eines anderen Mehrrahmenzyklus zeitlich aufeinander ausgerichtet. Bei einem speziellen Beispiel, wenn CLKOUT für eine WALT Verzögerungs/Erhöhungsbeziehung verwendet wird, wird das Stopfverhältnis Sd des d-Rahmens und das Stopfverhältnis Sx des x-Rahmens
Sd = 1 - M/N (1 - p/q) (9)
bzw.
Sx = M/N p/q (10).
Dies ergibt sich, wenn ein UI des Ausgangstaktgebersignals CLKCUT äquivalent zu M/N UI des Eingangstaktgebersignals CLKIN ist. Dann wird das durchschnittliche Stopfverhältnis über den Multirahmen
Die Betriebsweise des Ausführungsbeispiels gemäß Fig. 5 zur Lieferung eines asynchronen Stopf- Bruchteilsverhältnisses für das Rahmenformat nach Fig. 1 kann am besten anhand eines speziellen Beispiels erklärt werden. Dazu soll wieder das Beispiel der DS1-PCM- Signalanpassung betrachtet werden, jedoch mit einem asynchronen Stopf-Bruchteilsverhältnis von p/q = 1/4. Die gewünschte Beziehung zwischen WALT und RALT für einen Ausgangsmultirahmen mit einem in einer Stopfbitposition für den d-Rahmen eingefügtes Datenbit und einem in eine Stopfbitposition für p-q x-Rahmen eingefügtes Nicht-Datenbit ist in Fig. 6 wiedergegeben. Daher ist unter der Steuerung des Rahmenformatierers 508 und der Verzögerungssteuereinheit 507 WALT an RALT am Ende des letzten vorangegangenen Multirahmenzyklus ausgerichtet. In diesem Beispiel ist wieder die an die Verzögerungssteuereinheit 507 gelegte Verzögerungsbeziehung das Ausgangstaktgebersignal CLKCUT. Dann wird für den d-Rahmen zwangsweise ein Datenbit in eine der Stopfbitpositionen, nämlich D (Fig. 6), eingeführt; die andere Stopfbitposition S1 ist, abhängig von der Entscheidung der Stopfentscheidungseinheit 506, wahlweise gestopft. RALT bewirkt, daß die von dem Lesezähler 503 erzeugte Leseadresse zu einer bestimmten Zeit von der Leseadressen-Zwischenspeichereinrichtung 505 gespeichert wird. Die auf RALT ansprechende Verzögerungseinheit 507 und ein Verzögerungsauswahlsignal von dem Rahmenformatierer 505 sowie CLKOUT bewirken, daß WALT um 3/4 UI, nämlich 3 p/q UI, des Wertes CLKOUT verzögert wird. Folglich ist das Schreibintervall für den d-Rahmen um 3/4 UI des Wertes von CLKOUT erhöht worden. Daher ist das unmittelbare Stopfverhältnis Sd für den d-Rahmen gemäß Gleichung 9 0,304. Für den nächsten Rahmen im Multirahmen, d.h. den ersten x- Rahmen, ist die Verzögerung von WALT gegenüber RALT unter Steuerung des Rahmenformatierers 508 und CLKOUT vergrößert, so daß die relative Verzögerung zwischen WALT und RALT jetzt 2/4 UI, nämlich 2 p/q UI von CLKOUT, ist. Folglich wurde das Schreibintervall gegenüber dem Leseintervall um 1/4 UI, nämlich p/q UI von CLKOUT, verkleinert. Ähnlich ist für den nächsten x-Rahmen die Verzögerung von WALT gegenüber RALT wieder erhöht, so daß die relative Verzögerung jetzt 1/4 UI, nämlich p/q UI des Wertes von CLKQUT, ist. Das Schreibintervall wurde wiederum um 1/4 UI, nämlich p/q UI von CLKOUT, verkleinert. Für den letzten x-Rahmen ist die Verzögerung WALT bezüglich RALT wieder erhöht, so daß keine Verzögerung zwischen WALT und RALT besteht. Hier wiederum wurde das Schreibintervall um 1/4 UI von CLKOUT verkürzt. WALT und RALT sind für den Beginn eines anderen Mehrrahmenzyklus wieder zeitlich zueinander ausgerichtet. Daher ist das unmittelbare Stopfverhältnis für den x-Rahmen nach Gleichung 10 0,232. Das durchschnittliche Stopfverhältnis Sav für den Multirahmen ist gemäß Gleichung 11 0,25 oder p/q = 1/4.

Claims

1. Synchronisierer, bei dem Digitalsignale einer ersten Übertragungsbitrate unter Verwendung eines Bitstopfens auf eine zweite, höhere Übertragungsbitrate für eine Übertragung in einem Ausgangsrahmenformat mit einem vorbestimmten Stopf- Bruchteilsverhältnis synchronisiert werden,

gekennzeichnet durch

eine Änderungseinrichtung (504, 507, 508) zur Verlängerung der Dauer einer ersten vorbestimmten Anzahl von Intervallen auf eine erste vorgeschriebene Weise, in denen Datenbits in den Synchronisierer eingegeben werden, und zur Verkürzung der Dauer einer zweiten vorbestimmten Anzahl von Intervallen auf eine zweite vorgeschriebene Weise, in denen Datenbits in den Synchronisierer eingegeben werden, und

eine Einstelleinrichtung (503, 505, 508) zur Einfügung eines Datenbits (D) in eine vorbestimmte Position von wengistens zwei Stopfbitpositionen während jedes Intervalls der ersten vorbestimmten Anzahl von Intervallen und zur Einfügung eines Nicht-Datenbit (X) in eine vorbestimmte Position von wenigstens zwei Stopfbitpositionen während jedes Intervalls der zweiten vorbestimmten Anzahl von Intervallen.

2. Synchronisierer nach Anspruch 1, bei dem die Intervalle Rahmenintervalle sind und bei dem die erste und die zweite vorbestimmte Anzahl von Intervallen einen Multirahmen mit einer vorbestimmten Gesamtzahl von Rahmen gleich der Summe der ersten und der zweiten vorbestimmten Anzahl bilden.

3. Synchronisierer nach Anspruch 2, bei dem das Stopf-Bruchteilsverhältnis für den Multirahmen gewonnen und gleich der ersten vorbestimmten Anzahl, dividiert durch die vorbestimmte Gesamtzahl ist.

4. Verfahren zum Synchronisieren von Digitalsignalen mit einer ersten Übertragungsbitrate unter Anwendung eines Bitstopfens auf eine zweite, höhere Übertragungsbitrate zur Übertragung in einem Ausgangsrahmenformat,

gekennzeichnet durch die Schritte:

Verlängern der Dauer einer ersten vorbestimmten Anzahl von Intervallen, in denen ankommende Datenbits in einen Bitstopf-Synchronisierer eingeschrieben werden,

Verkürzen der Dauer einer zweiten vorbestimmten Anzahl von Intervallen, in denen ankommende Datenbits in den Bitstopf- Synchronisierer eingeschrieben werden, wodurch ein Bruchteils-Stopfverhältnis erhalten wird,

Einfügen eines Datenbits in eine Position von wenigstens zwei Stopfbitpositionen während jedes Intervalls der ersten vorbestimmten Anzahl von Intervallen und Einfügen eines Nicht-Datenbits in wenigstens eine Position von zwei stopfbitpositionen während jedes Intervalls der zweiten vorbestimmten Anzahl von Intervallen.