JPH0626330B2 - デジタル・フレーム同期装置および同期方法 - Google Patents
デジタル・フレーム同期装置および同期方法Info
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- JPH0626330B2 JPH0626330B2 JP63122229A JP12222988A JPH0626330B2 JP H0626330 B2 JPH0626330 B2 JP H0626330B2 JP 63122229 A JP63122229 A JP 63122229A JP 12222988 A JP12222988 A JP 12222988A JP H0626330 B2 JPH0626330 B2 JP H0626330B2
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- 238000000034 method Methods 0.000 title claims description 17
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100110009 Caenorhabditis elegans asd-2 gene Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 （発明の背景） 〔発明の属する技術分野〕 本発明は、デジタル伝送方法、及びさらにとくには待合
わせジッタの減少方法に関する。
わせジッタの減少方法に関する。
デジタル信号の伝送において、ビット・スタッフ同期
は、低次ビット伝送速度信号を高次ビット伝送速度で伝
送するための同期化の一般的な方法となった。あるビッ
ト・スタッフ同期方法は各チャネル・フレーム内に２つ
のスタッフ同期ビット位置を使用し、この方法は通常正
および負スタッフ同期といわれる。正および負スタッフ
同期を用いたこのようなチャネル・フレームを第１図に
示すが、このチャネル・フレームは２つのスタッフ同期
ビット位置Ｓ１およびＳ２を含む。このようなチャネル
・フレームの発生は、米国特許出願第769,427号（1985
年８月25日出願）に開示される。入力データ・ビット伝
送速度がその定格伝送速度であるとき、スタッフ同期ビ
ット位置の一方はデータ・ビットを含み、他方はスタッ
フ同期ビットを含む。もし、入力データ・ビット伝送速
度が定格伝送速度より大であるならば、このときは、し
ばしば必要に応じ、両方のスタッフ同期ビット位置Ｓ
１、Ｓ２はデータ・ビットを含む。これは通常負のスタ
ッフ同期とよばれる。一方もし入力データ・ビット伝送
速度が定格伝送速度より小であるならば、このときは、
しばしば必要に応じ、両方のスタッフ同期ビット位置は
スタッフ同期ビットを含む。これは通常正のスタッフ同
期と呼ばれる。
は、低次ビット伝送速度信号を高次ビット伝送速度で伝
送するための同期化の一般的な方法となった。あるビッ
ト・スタッフ同期方法は各チャネル・フレーム内に２つ
のスタッフ同期ビット位置を使用し、この方法は通常正
および負スタッフ同期といわれる。正および負スタッフ
同期を用いたこのようなチャネル・フレームを第１図に
示すが、このチャネル・フレームは２つのスタッフ同期
ビット位置Ｓ１およびＳ２を含む。このようなチャネル
・フレームの発生は、米国特許出願第769,427号（1985
年８月25日出願）に開示される。入力データ・ビット伝
送速度がその定格伝送速度であるとき、スタッフ同期ビ
ット位置の一方はデータ・ビットを含み、他方はスタッ
フ同期ビットを含む。もし、入力データ・ビット伝送速
度が定格伝送速度より大であるならば、このときは、し
ばしば必要に応じ、両方のスタッフ同期ビット位置Ｓ
１、Ｓ２はデータ・ビットを含む。これは通常負のスタ
ッフ同期とよばれる。一方もし入力データ・ビット伝送
速度が定格伝送速度より小であるならば、このときは、
しばしば必要に応じ、両方のスタッフ同期ビット位置は
スタッフ同期ビットを含む。これは通常正のスタッフ同
期と呼ばれる。
このような正および負のスタッフ同期方法に伴う重大な
問題は、ビット・スタッフ同期によりもたらされるいわ
ゆる待合わせジッタが大きすぎることである。ビット・
スタッフ同期から生ずる待合わせジッタは、「Transmis
sion System for Communications,（通信用伝送システ
ム）」、第５版、1982年、ベル電話研究所発行、692-69
9頁に開示されている。また文献「Waiting Time Jitter
（待合せジッタ）」ディ・エル・ダットヴァィラ（D.L.
Duttweiler）著、ベル・システム・技術ジャーナル（Be
ll System Technical Journal）、第51巻、第１号、197
2年、１月、165-207頁および文献「Jitter Characteris
tics of Pulse Stuffing Synchronization（パルス・ス
タッフ同期のジッタ特性）」ＩＥＥＥ通信国際会議資料
（Proceedings International Conference on Communic
ations)、1968年６月、259-264頁も参照されたい。正お
よび負のスタッフ同期方法において、スタッフ同期ビッ
ト位置の１つが定格として１つのスタッフ同期ビットを
含むときは、定格スタッフ率は１となる。従って前記文
献に記載のように、いわゆる待合せジッタ値は極めて大
きくなり、これは甚だ好ましいものではない。
問題は、ビット・スタッフ同期によりもたらされるいわ
ゆる待合わせジッタが大きすぎることである。ビット・
スタッフ同期から生ずる待合わせジッタは、「Transmis
sion System for Communications,（通信用伝送システ
ム）」、第５版、1982年、ベル電話研究所発行、692-69
9頁に開示されている。また文献「Waiting Time Jitter
（待合せジッタ）」ディ・エル・ダットヴァィラ（D.L.
Duttweiler）著、ベル・システム・技術ジャーナル（Be
ll System Technical Journal）、第51巻、第１号、197
2年、１月、165-207頁および文献「Jitter Characteris
tics of Pulse Stuffing Synchronization（パルス・ス
タッフ同期のジッタ特性）」ＩＥＥＥ通信国際会議資料
（Proceedings International Conference on Communic
ations)、1968年６月、259-264頁も参照されたい。正お
よび負のスタッフ同期方法において、スタッフ同期ビッ
ト位置の１つが定格として１つのスタッフ同期ビットを
含むときは、定格スタッフ率は１となる。従って前記文
献に記載のように、いわゆる待合せジッタ値は極めて大
きくなり、これは甚だ好ましいものではない。
スタッフ率を０を越えかつ１未満とするような正のスタ
ッフ同期方法は著しく待合せジッタを減少することは既
知である。
ッフ同期方法は著しく待合せジッタを減少することは既
知である。
非同期状態スタッフ同期方法は待合せジッタを発生しな
いことも既知である。
いことも既知である。
（発明の概要） いわゆる正および負のビット・スタッフ同期方法に伴う
待合せジッタの問題は本発明の態様により、規定のフレ
ーム間隔を有するフレームを発生するためのデジタル・
フレーム同期装置において、０を越え１未満の所定のス
タッフ率が合理的に得られるように、各フレーム内に受
入れられる入力データ・ビット数を制御可能に調節する
ことにより解決される。
待合せジッタの問題は本発明の態様により、規定のフレ
ーム間隔を有するフレームを発生するためのデジタル・
フレーム同期装置において、０を越え１未満の所定のス
タッフ率が合理的に得られるように、各フレーム内に受
入れられる入力データ・ビット数を制御可能に調節する
ことにより解決される。
さらにとくには、分数スタッフ率は、データ・ビットが
同期装置内に書込まれる第１の設定数の間隔の期間を制
御可能に増加すること、および次に、データ・ビットが
同期装置内に書込まれる第２の設定数の間隔の期間を制
御可能に減少すること、とにより得られる。第１の設定
数の間隔の各々の中に発生するスタッフ同期ビット位置
の１つに１個のデータ・ビットが制御的に含められ、か
つ第２の設定数の間隔の中に発生するスタッフ同期ビッ
ト位置の１つに１個の非データ・ビットが強制的に含め
られる。
同期装置内に書込まれる第１の設定数の間隔の期間を制
御可能に増加すること、および次に、データ・ビットが
同期装置内に書込まれる第２の設定数の間隔の期間を制
御可能に減少すること、とにより得られる。第１の設定
数の間隔の各々の中に発生するスタッフ同期ビット位置
の１つに１個のデータ・ビットが制御的に含められ、か
つ第２の設定数の間隔の中に発生するスタッフ同期ビッ
ト位置の１つに１個の非データ・ビットが強制的に含め
られる。
本発明の一実施例において、待合せジッタの許容値を得
るための所定の分数スタッフ率は、いわゆる２段階スタ
ッフ同期方法を採用することにより実現される。第１の
スタッフ同期段階はいわゆる中間フレームを発生するた
めの非同期状態スタッフ同期方法を含む。第２のスタッ
フ同期段階は所定の出力フレームを発生するための同期
状態スタッフ同期方法を含む。中間フレームの設定数、
ｑ、は中間マルチ・フレームを形成する。マルチ・フレ
ーム内の第１の設定数、ｐ、の中間フレームに対して
は、２個のスタッフ同期ビット位置のうちの一方は常に
１個のデータ・ビットを強制的に含ませられる。他方の
スタッフ同期ビット位置はスタッフ同期がされるかまた
はされないかのいずれでもよい。第２の設定数、ｑ−
ｐ、の中間フレームに対しては、２個のスタッフ同期ビ
ット位置の一方は削除され、これによりフレームのデー
タ搬送容量を１ビットだけ減少する。他方のスタッフ同
期ビット位置はスタッフ同期がされるかまたはされない
かのいずれでもよい。従って、ｐ個の中間フレームに対
するスタッフ率は１となり、ｑ−ｐ個の中間フレームに
対するスタッフ率は０となる。
るための所定の分数スタッフ率は、いわゆる２段階スタ
ッフ同期方法を採用することにより実現される。第１の
スタッフ同期段階はいわゆる中間フレームを発生するた
めの非同期状態スタッフ同期方法を含む。第２のスタッ
フ同期段階は所定の出力フレームを発生するための同期
状態スタッフ同期方法を含む。中間フレームの設定数、
ｑ、は中間マルチ・フレームを形成する。マルチ・フレ
ーム内の第１の設定数、ｐ、の中間フレームに対して
は、２個のスタッフ同期ビット位置のうちの一方は常に
１個のデータ・ビットを強制的に含ませられる。他方の
スタッフ同期ビット位置はスタッフ同期がされるかまた
はされないかのいずれでもよい。第２の設定数、ｑ−
ｐ、の中間フレームに対しては、２個のスタッフ同期ビ
ット位置の一方は削除され、これによりフレームのデー
タ搬送容量を１ビットだけ減少する。他方のスタッフ同
期ビット位置はスタッフ同期がされるかまたはされない
かのいずれでもよい。従って、ｐ個の中間フレームに対
するスタッフ率は１となり、ｑ−ｐ個の中間フレームに
対するスタッフ率は０となる。
２段階同期の実施例における各フレームに対する所定の
分数スタッフ率、ｐ／ｑ、は本発明の態様により、中間
マルチ・フレームの第１の設定数の中間フレームに対し
ては受入れられる入力データ・ビットの定格数を制御可
能にし増加すること、および次に、中間マルチ・フレー
ムの第２の設定数の中間フレームに対しては受入れられ
る入力データ・ビットの定格数を制御可能に減少するこ
と、とにより得られる。
分数スタッフ率、ｐ／ｑ、は本発明の態様により、中間
マルチ・フレームの第１の設定数の中間フレームに対し
ては受入れられる入力データ・ビットの定格数を制御可
能にし増加すること、および次に、中間マルチ・フレー
ムの第２の設定数の中間フレームに対しては受入れられ
る入力データ・ビットの定格数を制御可能に減少するこ
と、とにより得られる。
中間マルチ・フレームのフレーム内に受入れられるデー
タ・ビットの定格数の増加および減少は、第１の設定数
の中間フレームにおいてスタッフ同期ビット位置の一方
に１個のデータ・ビットを強制的に含ませること、第２
の設定数の中間フレームにおいてスタッフ同期ビット位
置の１つを削除すること、および中間フレームの間隔が
同様にフレームの総数、ｑ、を有する出力マルチ・フレ
ームの間隔に等しくなるように中間フレームを発生する
ために規定の方法で所定出力クロック周波数より小さい
中間クロック周波数を使用すること、とにより実現され
る。所定の出力フレームは、第２のスタッフ同期段階か
ら、中間マルチ・フレーム内で削除された第２の設定数
の中間フレーム内のスタッフ・ビット位置の一方の中に
非データ・ビットを挿入すること、とにより得られる。
タ・ビットの定格数の増加および減少は、第１の設定数
の中間フレームにおいてスタッフ同期ビット位置の一方
に１個のデータ・ビットを強制的に含ませること、第２
の設定数の中間フレームにおいてスタッフ同期ビット位
置の１つを削除すること、および中間フレームの間隔が
同様にフレームの総数、ｑ、を有する出力マルチ・フレ
ームの間隔に等しくなるように中間フレームを発生する
ために規定の方法で所定出力クロック周波数より小さい
中間クロック周波数を使用すること、とにより実現され
る。所定の出力フレームは、第２のスタッフ同期段階か
ら、中間マルチ・フレーム内で削除された第２の設定数
の中間フレーム内のスタッフ・ビット位置の一方の中に
非データ・ビットを挿入すること、とにより得られる。
本発明の他の実施例においては、許容しうる待合せジッ
タ値を与える分数スタッフ率を得るために、バッファ記
憶装置が使用されて有利である。所定の分数スタッフ率
は、フレームの設定総数、ｑ、を有するマルチ・フレー
ム・フォーマットを使用することによりある程度得られ
る。このマルチフレーム・フォーマットは前記の出力マ
ルチ・フレーム・フォーマットと同一であり、２段階ス
タッフ同期方法により発生される。マルチ・フレーム内
の第１の設定数、ｐ、のフレームに対しては、２個のス
タッフ同期ビット位置の一方は１個のデータ・ビットを
強制的に含ませられる。他方のスタッフ同期ビット位置
はスタッフ同期がされるかまたはされないかのいずれで
もよい。第２の設定数、ｑ−ｐ、のフレームに対して
は、２個のスタッフ同期ビット位置の一方は１個の非デ
ータ・ビットを強制的に含ませられ、これによりフレー
ムのデータ搬送容量を１ビットだけ減少する。他方のス
タッフ同期ビット位置はスタッフ同期がされるか、また
はされないかのいずれでもよい。次に所定の分数スタッ
フ率は、本発明の態様により、マルチ・フレームの第１
の設定数、ｐ、のフレーム期間内にバッファ記憶装置内
に書込まれる入力データ・ビット数を規定の方法で増加
すること、およびマルチ・フレームの第２の設定数、ｑ
−ｐ、のフレーム期間内にバッファ記憶装置内に書込ま
れる入力データ・ビット数を規定の方法で減少するこ
と、とにより得られる。従って、ｐ／ｑの所定の分数ス
タッフ率が得られる。
タ値を与える分数スタッフ率を得るために、バッファ記
憶装置が使用されて有利である。所定の分数スタッフ率
は、フレームの設定総数、ｑ、を有するマルチ・フレー
ム・フォーマットを使用することによりある程度得られ
る。このマルチフレーム・フォーマットは前記の出力マ
ルチ・フレーム・フォーマットと同一であり、２段階ス
タッフ同期方法により発生される。マルチ・フレーム内
の第１の設定数、ｐ、のフレームに対しては、２個のス
タッフ同期ビット位置の一方は１個のデータ・ビットを
強制的に含ませられる。他方のスタッフ同期ビット位置
はスタッフ同期がされるかまたはされないかのいずれで
もよい。第２の設定数、ｑ−ｐ、のフレームに対して
は、２個のスタッフ同期ビット位置の一方は１個の非デ
ータ・ビットを強制的に含ませられ、これによりフレー
ムのデータ搬送容量を１ビットだけ減少する。他方のス
タッフ同期ビット位置はスタッフ同期がされるか、また
はされないかのいずれでもよい。次に所定の分数スタッ
フ率は、本発明の態様により、マルチ・フレームの第１
の設定数、ｐ、のフレーム期間内にバッファ記憶装置内
に書込まれる入力データ・ビット数を規定の方法で増加
すること、およびマルチ・フレームの第２の設定数、ｑ
−ｐ、のフレーム期間内にバッファ記憶装置内に書込ま
れる入力データ・ビット数を規定の方法で減少するこ
と、とにより得られる。従って、ｐ／ｑの所定の分数ス
タッフ率が得られる。
各フレームに対してバッファ記憶装置内に書込まれるデ
ータの増加および減少は、本発明の実施態様により、バ
ッフア記憶装置読取りアドレス・ラッチ時刻に対して、
バッファ記憶装置書き込みアドレス・ラッチ時刻を制御
可能に調節することにより得られる。１つのフレームに
対してバッファ記憶装置内のラッチされた書込みアドレ
スおよびラッチされた読取りアドレスは、そのフレーム
をスタッフ同期させるか否かの決定をするために使用さ
れる。第１の設定数のフレームに対しては、書込みアド
レスのラッチ発生は読取りのアドレスのラッチ発生に対
して遅延され、これにより第１の設定数のフレームの各
々に対してデータが書込まれる間隔が増加される。第２
の設定数のフレーム期間におけるバッファ記憶装置への
書込みデータの減少は、読取りアドレスのラッチの発生
に対して書込みアドレスの遅延されたラッチ発生を最初
の遅延されていない位置へ戻すことにより実現される。
マルチ・フレームの終端においては、読取りアドレス・
ラッチ時刻に対する書込みアドレス・ラッチ時刻の真の
遅延は消滅し、次に書込みアドレス・ラッチ時刻の遅延
および前進サイクルは次に続くマルチ、フレームのため
に再び初期化可能である。
ータの増加および減少は、本発明の実施態様により、バ
ッフア記憶装置読取りアドレス・ラッチ時刻に対して、
バッファ記憶装置書き込みアドレス・ラッチ時刻を制御
可能に調節することにより得られる。１つのフレームに
対してバッファ記憶装置内のラッチされた書込みアドレ
スおよびラッチされた読取りアドレスは、そのフレーム
をスタッフ同期させるか否かの決定をするために使用さ
れる。第１の設定数のフレームに対しては、書込みアド
レスのラッチ発生は読取りのアドレスのラッチ発生に対
して遅延され、これにより第１の設定数のフレームの各
々に対してデータが書込まれる間隔が増加される。第２
の設定数のフレーム期間におけるバッファ記憶装置への
書込みデータの減少は、読取りアドレスのラッチの発生
に対して書込みアドレスの遅延されたラッチ発生を最初
の遅延されていない位置へ戻すことにより実現される。
マルチ・フレームの終端においては、読取りアドレス・
ラッチ時刻に対する書込みアドレス・ラッチ時刻の真の
遅延は消滅し、次に書込みアドレス・ラッチ時刻の遅延
および前進サイクルは次に続くマルチ、フレームのため
に再び初期化可能である。
（実施例の説明） 第１図は、２個のスタッフ同期ビット位置、即ち、正お
よび負のスタッフ同期のためのＳ１及びＳ２を含むいわ
ゆるチャネル・フレーム・フォーマットを示す。本発明
はこのようなチャネル・フレーム・フォーマットにおけ
るいわゆる強制的正スタッフ率を得ることを目的とし、
第１図に示す特定のフォーマットに限定されない。説明
を簡単かつ解り易くするためにここでは、1.544 Mbpsの
定格ビット伝送速度で伝送されるよく知られたＤＳ１パ
ルス符号変調（ＰＣＭ）デジタル・フォーマットに関す
る実施例について説明する。この実施例における出力ビ
ット伝送速度は、２KHzのチャネル・フレーム・レート
を有して1.664Mbpsである。従って第１図のチャネル・
フレーム・フォーマットにおいては、オーバーヘッド・
ビットを含むフレーム当りのビット総数はＮ＝832ビッ
トであり、フレーム当りの入力データ・ビットの定格数
はＭ＝772ビットである。しかしながら、この独特な本
発明は、他のビット伝送速度及びフレーム・フォーマッ
トにも同様に適用可能であることを理解すべきである。
よび負のスタッフ同期のためのＳ１及びＳ２を含むいわ
ゆるチャネル・フレーム・フォーマットを示す。本発明
はこのようなチャネル・フレーム・フォーマットにおけ
るいわゆる強制的正スタッフ率を得ることを目的とし、
第１図に示す特定のフォーマットに限定されない。説明
を簡単かつ解り易くするためにここでは、1.544 Mbpsの
定格ビット伝送速度で伝送されるよく知られたＤＳ１パ
ルス符号変調（ＰＣＭ）デジタル・フォーマットに関す
る実施例について説明する。この実施例における出力ビ
ット伝送速度は、２KHzのチャネル・フレーム・レート
を有して1.664Mbpsである。従って第１図のチャネル・
フレーム・フォーマットにおいては、オーバーヘッド・
ビットを含むフレーム当りのビット総数はＮ＝832ビッ
トであり、フレーム当りの入力データ・ビットの定格数
はＭ＝772ビットである。しかしながら、この独特な本
発明は、他のビット伝送速度及びフレーム・フォーマッ
トにも同様に適用可能であることを理解すべきである。
第２図は、いわゆるパルス・スタッフ同期装置における
所定の分数正スタッフ率を得るためのこの独特な本発明
の一実施例を、簡単なブロック図の形式で示す。このよ
うな同期装置は代表例では、低次ビット伝送速度のデジ
タル信号を高次ビット伝送速度で伝送するために同期さ
せるのに使用されることもわかる。従って、いわゆる中
間フレームを発生するためにスタッフ同期の第１段階を
提供し、かつ所定の分数スタッフ率を与える非同期状態
スタッフ同期装置201が図示されている。次に同期状態
スタッフ同期装置202は、所定のフォーマットを有する
出力フレームを発生するためのスタッフ同期の第２段階
を提供する。本発明の実施例で使用される中間クロック
（ＣＬＫＩＮＴ）信号を発生するクロック変換器203
と、中間フレーム・フォーマット作成器204と、出力フ
レーム・フォーマット作成器205とがまた図示されてい
る。
所定の分数正スタッフ率を得るためのこの独特な本発明
の一実施例を、簡単なブロック図の形式で示す。このよ
うな同期装置は代表例では、低次ビット伝送速度のデジ
タル信号を高次ビット伝送速度で伝送するために同期さ
せるのに使用されることもわかる。従って、いわゆる中
間フレームを発生するためにスタッフ同期の第１段階を
提供し、かつ所定の分数スタッフ率を与える非同期状態
スタッフ同期装置201が図示されている。次に同期状態
スタッフ同期装置202は、所定のフォーマットを有する
出力フレームを発生するためのスタッフ同期の第２段階
を提供する。本発明の実施例で使用される中間クロック
（ＣＬＫＩＮＴ）信号を発生するクロック変換器203
と、中間フレーム・フォーマット作成器204と、出力フ
レーム・フォーマット作成器205とがまた図示されてい
る。
このように、この実施例においては、非同期状態スタッ
フ同期装置201のＤＡＴＡ ＩＮ入力にＤＳ１ ＰＣＭ
信号が提供され、非同期状態スタッフ同期装置201のＣ
ＬＫ ＩＮ入力にＤＳ１1.544MHzクロック信号（ＣＬＫ
ＩＮＴ）はこの実施例では、1.663MHzの周波数を有し、
後述のように本発明の態様により中間フレームを発生す
るのに使用される。ＣＬＫＩＮＴクロック信号はまた中
間フレーム・フォーマット作成器204にも供給され、中
間フレーム・フォーマット作成器204は非同期状態スタ
ッフ同期装置201を制御して同様に後述される中間フレ
ーム・フォーマットを発生する。本発明の独特な中間フ
レーム・フォーマットを発生するために本発明の実施例
において有利に使用されるこのような非同期状態スタッ
フ同期装置は、当業者には既知である。例えば「Waitin
g Time Jitter」および「Jitter Characteristicof Pul
se Stuffing Synchronization」という表題の前記文献
を参照されたい。
フ同期装置201のＤＡＴＡ ＩＮ入力にＤＳ１ ＰＣＭ
信号が提供され、非同期状態スタッフ同期装置201のＣ
ＬＫ ＩＮ入力にＤＳ１1.544MHzクロック信号（ＣＬＫ
ＩＮＴ）はこの実施例では、1.663MHzの周波数を有し、
後述のように本発明の態様により中間フレームを発生す
るのに使用される。ＣＬＫＩＮＴクロック信号はまた中
間フレーム・フォーマット作成器204にも供給され、中
間フレーム・フォーマット作成器204は非同期状態スタ
ッフ同期装置201を制御して同様に後述される中間フレ
ーム・フォーマットを発生する。本発明の独特な中間フ
レーム・フォーマットを発生するために本発明の実施例
において有利に使用されるこのような非同期状態スタッ
フ同期装置は、当業者には既知である。例えば「Waitin
g Time Jitter」および「Jitter Characteristicof Pul
se Stuffing Synchronization」という表題の前記文献
を参照されたい。
出力フレーム・フォーマット作成器205と、中間フレー
ム・フォーマット作成器204からの出力と、出力クロッ
ク（ＣＬＫＯＵＴ）信号との制御の下で、所定のフォー
マットおよび所定の分数スタッフ率とを有する出力フレ
ームを発生するために、同期状態のスタッフ同期装置20
2には非同期状態スタッフ同期装置201の中間フレーム出
力およびＣＬＫＩＮＴが供給される。このような同期状
態スタッフ同期装置もまた当業者に既知である。
ム・フォーマット作成器204からの出力と、出力クロッ
ク（ＣＬＫＯＵＴ）信号との制御の下で、所定のフォー
マットおよび所定の分数スタッフ率とを有する出力フレ
ームを発生するために、同期状態のスタッフ同期装置20
2には非同期状態スタッフ同期装置201の中間フレーム出
力およびＣＬＫＩＮＴが供給される。このような同期状
態スタッフ同期装置もまた当業者に既知である。
この実施例において、1.664MHzのＣＬＫＯＵＴから1.66
3MHzのＣＬＫＩＮＴを発生するために、クロック変換器
203が使用される。
3MHzのＣＬＫＩＮＴを発生するために、クロック変換器
203が使用される。
第２図に示すフレーム同期装置は約ｐ／ｑの所定の非同
期状態スタッフ率を発生する。所定のスタッフ率は、入
力ＤＳ１データ信号を所定の出力周波数、ＣＬＫＯＵ
Ｔ、に比較してより減少した周波数、ＣＬＫＩＮＴ、の
中間フレーム・フォーマットに非同期状態でスタッフ同
期させるために、ＣＬＫＩＮＴと中間フレーム・フォー
マット作成器204との制御の下で、非同期状態スタッフ
同期装置201を使用することにより、所定のスタッフ率
が得られる。次に第３図に簡略形式で示した中間フレー
ム・フォーマットの形の非同期状態スタッフ同期装置20
1からの出力は、第４図に簡略形式で示した出力マルチ
フレーム・フォーマットを発生するために、中間フレー
ム・フォーマット作成器204およびＣＬＫＯＵＴと組合
わされた出力フレーム・フォーマット作成器205の制御
の下に、同期状態スタッフ同期装置202内で同期状態に
スタッフ同期される。出力フレーム・フォーマット作成
器205は中間フレーム・フォーマット作成器204からの出
力に応答して、第４図の出力フレーム・フォーマットの
いわゆるｘ−フレーム内の適切なスタッフ同期ビット位
置に非データ・ビットを制御可能に挿入する。
期状態スタッフ率を発生する。所定のスタッフ率は、入
力ＤＳ１データ信号を所定の出力周波数、ＣＬＫＯＵ
Ｔ、に比較してより減少した周波数、ＣＬＫＩＮＴ、の
中間フレーム・フォーマットに非同期状態でスタッフ同
期させるために、ＣＬＫＩＮＴと中間フレーム・フォー
マット作成器204との制御の下で、非同期状態スタッフ
同期装置201を使用することにより、所定のスタッフ率
が得られる。次に第３図に簡略形式で示した中間フレー
ム・フォーマットの形の非同期状態スタッフ同期装置20
1からの出力は、第４図に簡略形式で示した出力マルチ
フレーム・フォーマットを発生するために、中間フレー
ム・フォーマット作成器204およびＣＬＫＯＵＴと組合
わされた出力フレーム・フォーマット作成器205の制御
の下に、同期状態スタッフ同期装置202内で同期状態に
スタッフ同期される。出力フレーム・フォーマット作成
器205は中間フレーム・フォーマット作成器204からの出
力に応答して、第４図の出力フレーム・フォーマットの
いわゆるｘ−フレーム内の適切なスタッフ同期ビット位
置に非データ・ビットを制御可能に挿入する。
非同期状態スタッフ同期装置201および同期状態スタッ
フ同期装置202の働きは、スタッフ同期ビット位置の１
つにデータ・ビットが含まれているｐ個のフレームの効
果をマルチ・フレームのｑ個のフレーム上に均等に分布
させることである。中間マルチ・フレームの全体間隔
は、出力マルチ・フレームの全体間隔に等しい。しかし
ながら、中間フレーム内の個々のフレーム間隔は、最初
の所定数のフレームに対しては、時間がより長く、第２
の所定数のフレームについては出力マルチ・フレームよ
りも時間が短い。
フ同期装置202の働きは、スタッフ同期ビット位置の１
つにデータ・ビットが含まれているｐ個のフレームの効
果をマルチ・フレームのｑ個のフレーム上に均等に分布
させることである。中間マルチ・フレームの全体間隔
は、出力マルチ・フレームの全体間隔に等しい。しかし
ながら、中間フレーム内の個々のフレーム間隔は、最初
の所定数のフレームに対しては、時間がより長く、第２
の所定数のフレームについては出力マルチ・フレームよ
りも時間が短い。
第３図に示すように、ｐ個のフレーム即ち長フレーム
は、スタッフ同期ビット位置の１つ即ちＤ（第３図）が
強制的にデータ・ビットを支持させられるのでＭ＋１ビ
ットのデータ搬送容量を有し、一方ｑ−ｐ個のフレーム
即ち短フレームは、スタ２同期ビット位置の１つが削除
されているのでＭビットのデータ搬送容量を有する。同
様に、ｐ個のフレームは各々合計Ｎビットを有し、一方
ｑ−ｐ個のフレームは各々合計Ｎ−１ビットを有する。
は、スタッフ同期ビット位置の１つ即ちＤ（第３図）が
強制的にデータ・ビットを支持させられるのでＭ＋１ビ
ットのデータ搬送容量を有し、一方ｑ−ｐ個のフレーム
即ち短フレームは、スタ２同期ビット位置の１つが削除
されているのでＭビットのデータ搬送容量を有する。同
様に、ｐ個のフレームは各々合計Ｎビットを有し、一方
ｑ−ｐ個のフレームは各々合計Ｎ−１ビットを有する。
次に第４図に示すようにｑ個のフレームを含む出力マル
チ・フレームは、同期状態スタッフ同期装置202により
所定の出力クロック周波数ＣＬＫＯＵＴで発生される。
出力マルチ・フレームのｄ−フレームは、第４図におい
てスタッフ同期ビット位置がデータ・ビットＤを含むと
ころのフレームに対応し、一方ｘフレームは、第４図に
おいてスタッフ同期ビット位置が非データ・ビットＸを
含むところのフレームに対応する。
チ・フレームは、同期状態スタッフ同期装置202により
所定の出力クロック周波数ＣＬＫＯＵＴで発生される。
出力マルチ・フレームのｄ−フレームは、第４図におい
てスタッフ同期ビット位置がデータ・ビットＤを含むと
ころのフレームに対応し、一方ｘフレームは、第４図に
おいてスタッフ同期ビット位置が非データ・ビットＸを
含むところのフレームに対応する。
一般に、第２図に示す本発明の実施例に対して、中間ク
ロック周波数は、 CLKINT＝CLKOUT−（１−ｐ／ｑ）FR (1) であり、ここでＣＬＫＩＮＴは中間クロック周波数、Ｃ
ＬＫＯＵＴは出力クロック周波数、ｐは長フレーム即ち
ｄ−フレームの個数、ｑはマルチ・フレーム内のフレー
ムの全個数及びＦＲは出力フレーム・レートである。従
ってこの実施例においては、ＣＬＫＯＵＴ＝1.664MHz、
ｐ＝１、ｑ＝２及びＦＲ＝２KHzであるので、ＣＬＫＩ
ＮＴ＝1.663MHzとなる。
ロック周波数は、 CLKINT＝CLKOUT−（１−ｐ／ｑ）FR (1) であり、ここでＣＬＫＩＮＴは中間クロック周波数、Ｃ
ＬＫＯＵＴは出力クロック周波数、ｐは長フレーム即ち
ｄ−フレームの個数、ｑはマルチ・フレーム内のフレー
ムの全個数及びＦＲは出力フレーム・レートである。従
ってこの実施例においては、ＣＬＫＯＵＴ＝1.664MHz、
ｐ＝１、ｑ＝２及びＦＲ＝２KHzであるので、ＣＬＫＩ
ＮＴ＝1.663MHzとなる。
第３図に示すような長フレームの間隔は、 即ち Ｔ１＝ＴＦＲＲ１ (3) に増加され、ここでＴ１は長い中間フレーム（ｐ個のフ
レーム）の間隔、ＴＦＲは所定出力フレームの間隔、及
びＮは出力フレーム内のビット総数である。
レーム）の間隔、ＴＦＲは所定出力フレームの間隔、及
びＮは出力フレーム内のビット総数である。
第３図に示すような短フレームの間隔は、 即ち ＴＳ＝ＴＦＲＲＳ (5) に減少され、ここでＴＳは短い中間フレーム（（ｑ−
ｐ）個のフーム）の間隔である。
ｐ）個のフーム）の間隔である。
長フレームの各々に対しては、データ搬送容量はＭ＋１
ビットであり、長フレームの各々に対する定格入力デー
タはＭＲ１ビットである。このとき長フレームに対する
直接スタッフ率、Ｓ１は、 Ｓ１＝１−Ｍ（Ｒ１−１） (6) となる。
ビットであり、長フレームの各々に対する定格入力デー
タはＭＲ１ビットである。このとき長フレームに対する
直接スタッフ率、Ｓ１は、 Ｓ１＝１−Ｍ（Ｒ１−１） (6) となる。
短フレームの各々に対しては、データ搬送容量はＭビッ
トであり、短フレームの各々に対する定格入力データ速
度はＭＲＳである。このとき短フレームに対する直接ス
タッフ率、ＳＳは、 ＳＳ＝Ｍ（１−ＲＳ） (7) となる。中間マルチ・フレーム全体の平均スタッフ率
は、 Ｓ１またはＳＳはいずれもＳａｖに近いけれども正確に
Ｓａｖではないことがわかる。
トであり、短フレームの各々に対する定格入力データ速
度はＭＲＳである。このとき短フレームに対する直接ス
タッフ率、ＳＳは、 ＳＳ＝Ｍ（１−ＲＳ） (7) となる。中間マルチ・フレーム全体の平均スタッフ率
は、 Ｓ１またはＳＳはいずれもＳａｖに近いけれども正確に
Ｓａｖではないことがわかる。
1.664MHzの出力クロック周波数ＣＬＫＯＵＴにおける同
期出力に対し非同期ＤＳ１を受入れるために、1/2のス
タッフ率が好ましい例を考えてみる。このときｐ／ｑ＝
1/2、Ｎ＝832（第１図）、Ｍ＝772（第１図）、及びＣ
ＬＫＩＮＴ＝1.663MHz（式１）。
期出力に対し非同期ＤＳ１を受入れるために、1/2のス
タッフ率が好ましい例を考えてみる。このときｐ／ｑ＝
1/2、Ｎ＝832（第１図）、Ｍ＝772（第１図）、及びＣ
ＬＫＩＮＴ＝1.663MHz（式１）。
非同期状態スタッフ同期装置201（第２図）は、ＣＬＫ
ＩＮＴ及び中間フォーマット作成器204との制御の下
で、２つのフレーム（第３図）を有する中間マルチ・フ
レームを発生する。中間フレームの一方は832ビットを
有する長（ｐ個）フレームであり、他方は831ビットを
有する短フレームである。
ＩＮＴ及び中間フォーマット作成器204との制御の下
で、２つのフレーム（第３図）を有する中間マルチ・フ
レームを発生する。中間フレームの一方は832ビットを
有する長（ｐ個）フレームであり、他方は831ビットを
有する短フレームである。
１つのフレームに対するスタッフ率は、そのフレームに
対するデータビット搬送容量からそのフレームに供給さ
れた実際のデータ数を差引いた値として定義可能であ
る。各長フレームに対しては、データ搬送容量（第３
図）はＭ＋１即ち773ビットであり、一方各長フレーム
の間に供給されるデータ・ビットの実際の数は772,464
である。従って、長フレームに対する実際のスタッフ率
は式６からＳ１＝0.464である。従って、中間マルチ・
フレーム全体の平均スタッフ率はＳａｖ＝0.5であり、
これは所定のスタッフ率ｐ／ｑ＝1/2である。
対するデータビット搬送容量からそのフレームに供給さ
れた実際のデータ数を差引いた値として定義可能であ
る。各長フレームに対しては、データ搬送容量（第３
図）はＭ＋１即ち773ビットであり、一方各長フレーム
の間に供給されるデータ・ビットの実際の数は772,464
である。従って、長フレームに対する実際のスタッフ率
は式６からＳ１＝0.464である。従って、中間マルチ・
フレーム全体の平均スタッフ率はＳａｖ＝0.5であり、
これは所定のスタッフ率ｐ／ｑ＝1/2である。
第５図は第１図のフレーム・フォーマットに対する所定
の分数スタッフ率を得るための本発明の他の実施例の詳
細を簡単なブロック図の形式で示す。この実施例におい
てもまた、入力データは1.544MHzの入力クロック周波数
ＣＬＫＯＵＴは1.664MHzであると仮定する。従って、Ｄ
ＡＴＡ ＩＮを介してデータが書込まれるバッファ記憶
装置が示され、データはＤＡＴＡ ＯＵＴを介して読取
られる。バッファ記憶装置501内へのデータの書込み
は、入力クロック信号ＣＬＫＩＮに応答して書込みカウ
ンタ502により発生される書込みアドレスにより制御さ
れる。この実施例においても、ＣＬＫＩＮの定格の所定
値は1.544MHzである。書込みアドレス・ラッチ504にも
また書込み502から書込みアドレスが供給され、書込ア
ドレス・ラッチ504は信号ＷＡＬＴに応答して特定時刻
にカウンタ502からの書込みアドレスをラッチ即ち記憶
するのに使用される。即ち、書込アドレス・ラッチ504
内に記憶された書込みアドレスは特定の書込みアドレス
・ラッチ時刻（ＷＡＬＴ）におけるものである。同様
に、バッファ記憶装置501からのデータの読取りは、出
力クロック信号ＣＬＫＯＵＴに応答して読取りカウンタ
503により発生される読取りアドレスにより制御され
る。この実施例においてもまたＣＬＫＯＵＴは1.664MHz
である。読取りアドレス・ラッチ505にもまた読取りカ
ウンタ503から読取りアドレスが供給され、読取りアド
レス・ラッチ505は信号ＲＡＬＴに応答して特定時刻に
カウンタ503からの読取りアドレスをラッチ即ち記憶す
るのに使用される。即ち、読取りアドレス・ラッチ505
内に記憶された読取りアドレスは特定の読取りアドレス
・ラッチ時刻（ＲＡＬＴ）におけるものである。書込み
アドレス・ラッチ504内及び読取りアドレス・ラッチ505
内と記憶されたアドレスは、スタッフ同期決定装置506
内で比較されて１ビットがスタッフ挿入（スタッフ同
期）されるべきか否かが決定される。スタッフ同期決定
装置506からの出力は、スタッフ同期を制御するために
読取りカウンタ503に供給される。フレーム・アセンブ
ラ509と協働して所定の出力フレームを形成するのに適
するようにバッファ記憶装置501からのデータ出力を制
御するために、読取りカウンタ503はまたフレーム・フ
ォーマット作成器508からの出力にも応答する。遅延制
御装置507は、遅延基準信号を基礎とし、かつ読取りア
ドレス・ラッチ時刻（ＲＡＬＴ）信号及びフレーム・フ
ォーマット作成器508からの遅延選択信号との制御の下
で書込みアドレス・ラッチ時刻（ＷＡＬＴ）信号を発生
する。遅延基準信号は入力クロックＣＬＫＩＮでもまた
は出力クロックＣＬＫＯＵＴでもよい。遅延制御装置50
7内で遅延ラインが使用されるときは、遅延基準信号は
必要ではない。
の分数スタッフ率を得るための本発明の他の実施例の詳
細を簡単なブロック図の形式で示す。この実施例におい
てもまた、入力データは1.544MHzの入力クロック周波数
ＣＬＫＯＵＴは1.664MHzであると仮定する。従って、Ｄ
ＡＴＡ ＩＮを介してデータが書込まれるバッファ記憶
装置が示され、データはＤＡＴＡ ＯＵＴを介して読取
られる。バッファ記憶装置501内へのデータの書込み
は、入力クロック信号ＣＬＫＩＮに応答して書込みカウ
ンタ502により発生される書込みアドレスにより制御さ
れる。この実施例においても、ＣＬＫＩＮの定格の所定
値は1.544MHzである。書込みアドレス・ラッチ504にも
また書込み502から書込みアドレスが供給され、書込ア
ドレス・ラッチ504は信号ＷＡＬＴに応答して特定時刻
にカウンタ502からの書込みアドレスをラッチ即ち記憶
するのに使用される。即ち、書込アドレス・ラッチ504
内に記憶された書込みアドレスは特定の書込みアドレス
・ラッチ時刻（ＷＡＬＴ）におけるものである。同様
に、バッファ記憶装置501からのデータの読取りは、出
力クロック信号ＣＬＫＯＵＴに応答して読取りカウンタ
503により発生される読取りアドレスにより制御され
る。この実施例においてもまたＣＬＫＯＵＴは1.664MHz
である。読取りアドレス・ラッチ505にもまた読取りカ
ウンタ503から読取りアドレスが供給され、読取りアド
レス・ラッチ505は信号ＲＡＬＴに応答して特定時刻に
カウンタ503からの読取りアドレスをラッチ即ち記憶す
るのに使用される。即ち、読取りアドレス・ラッチ505
内に記憶された読取りアドレスは特定の読取りアドレス
・ラッチ時刻（ＲＡＬＴ）におけるものである。書込み
アドレス・ラッチ504内及び読取りアドレス・ラッチ505
内と記憶されたアドレスは、スタッフ同期決定装置506
内で比較されて１ビットがスタッフ挿入（スタッフ同
期）されるべきか否かが決定される。スタッフ同期決定
装置506からの出力は、スタッフ同期を制御するために
読取りカウンタ503に供給される。フレーム・アセンブ
ラ509と協働して所定の出力フレームを形成するのに適
するようにバッファ記憶装置501からのデータ出力を制
御するために、読取りカウンタ503はまたフレーム・フ
ォーマット作成器508からの出力にも応答する。遅延制
御装置507は、遅延基準信号を基礎とし、かつ読取りア
ドレス・ラッチ時刻（ＲＡＬＴ）信号及びフレーム・フ
ォーマット作成器508からの遅延選択信号との制御の下
で書込みアドレス・ラッチ時刻（ＷＡＬＴ）信号を発生
する。遅延基準信号は入力クロックＣＬＫＩＮでもまた
は出力クロックＣＬＫＯＵＴでもよい。遅延制御装置50
7内で遅延ラインが使用されるときは、遅延基準信号は
必要ではない。
スタッフ同期をすべきか否かの決定は、各フレーム内で
スタッフ同期決定装置506により行われる。今までは、
スタッフ同期の決定はフレームごとにある固定時刻に書
込みアドレスと読取りアドレスとを同時にラッチし、次
にそれらを比較することにより行われた。各フレーム内
で固定時刻に書込みアドレスと読取りアドレスとを同時
にラッチすることは、各フレームに対し、データがバッ
ファ記憶装置内に書込まれる間隔はデータがバッファ記
憶装置から読取られる間隔に等しいことを意味する。書
込みアドレスと読取りアドレスとの間のアドレス・ギャ
ップが所定のしきに値以下であるならば、スタッフ同期
をする決定がなされ、その他のときはスタッフ同期が発
生しない。
スタッフ同期決定装置506により行われる。今までは、
スタッフ同期の決定はフレームごとにある固定時刻に書
込みアドレスと読取りアドレスとを同時にラッチし、次
にそれらを比較することにより行われた。各フレーム内
で固定時刻に書込みアドレスと読取りアドレスとを同時
にラッチすることは、各フレームに対し、データがバッ
ファ記憶装置内に書込まれる間隔はデータがバッファ記
憶装置から読取られる間隔に等しいことを意味する。書
込みアドレスと読取りアドレスとの間のアドレス・ギャ
ップが所定のしきに値以下であるならば、スタッフ同期
をする決定がなされ、その他のときはスタッフ同期が発
生しない。
所定の出力フレームはフレーム・アセンブラ509により
発生される。この目的のためにフレーム・アセンブラ50
9にオーバーヘッド・ビット（ＯＨ）及びバッファ記憶
装置501からのデータ出力とが供給される。アセンブラ5
09はフレー・フォーマット作成器508及びＣＬＫＯＵＴ
の制御の下に、第４図に簡略形式で示すように、及び特
定の実施例では第６図に簡略形式で示すように、出力フ
レームを発生する。
発生される。この目的のためにフレーム・アセンブラ50
9にオーバーヘッド・ビット（ＯＨ）及びバッファ記憶
装置501からのデータ出力とが供給される。アセンブラ5
09はフレー・フォーマット作成器508及びＣＬＫＯＵＴ
の制御の下に、第４図に簡略形式で示すように、及び特
定の実施例では第６図に簡略形式で示すように、出力フ
レームを発生する。
第５図の実施例においては、所定の非同期状態スタッフ
率は、第４図に簡略形式で示すような出力マルチ・フレ
ーム・ファーマットがアセンブラ509から得られるよう
にデータを読取るべくバッファ記憶装置501を制御する
ことにより得られる。前と同様に書込みアドレスと読取
りアドレスとが固定時刻に同時にラッチされるならば、
ｄ−フレーム及びｘ−フレームに対する直接スタッフ率
はそれぞれ１及び０である。しかしながら、本発明の一
態様により、書込みアドレス・ラッチ時刻（ＷＡＬＴ）
が読取りアドレス・ラッチ時刻（ＲＡＬＴ）に対して調
節可能ならば、フレームに対してバッファ記憶装置501
内への書込み間隔に変化が得られる。従って、バッファ
記憶装置501に書込まれる。入力データ・ビットの数は
フレームごとに変わる。バッファ記憶装置501に書込ま
れるデータ・ビット数のこの変化は、本発明の一態様に
より所定の分数スタッフ率を得るのに利用される。
率は、第４図に簡略形式で示すような出力マルチ・フレ
ーム・ファーマットがアセンブラ509から得られるよう
にデータを読取るべくバッファ記憶装置501を制御する
ことにより得られる。前と同様に書込みアドレスと読取
りアドレスとが固定時刻に同時にラッチされるならば、
ｄ−フレーム及びｘ−フレームに対する直接スタッフ率
はそれぞれ１及び０である。しかしながら、本発明の一
態様により、書込みアドレス・ラッチ時刻（ＷＡＬＴ）
が読取りアドレス・ラッチ時刻（ＲＡＬＴ）に対して調
節可能ならば、フレームに対してバッファ記憶装置501
内への書込み間隔に変化が得られる。従って、バッファ
記憶装置501に書込まれる。入力データ・ビットの数は
フレームごとに変わる。バッファ記憶装置501に書込ま
れるデータ・ビット数のこの変化は、本発明の一態様に
より所定の分数スタッフ率を得るのに利用される。
一般に、前の最後のマルチ・フレーム・サイクルの終端
において、ＷＡＬＴとＲＡＬＴとの時刻を一致させる。
次にマルチ・フレーム内の最初のｄ−フレームに対して
ＷＡＬＴが非同期状態入力クロックＣＬＫＩＮの（１−
ｐ／ｑ）ＵＩだけ遅延される、一方ＲＡＬＴは変えられ
ない。従ってバッファ記憶装置501内への書込み間隔は
増加される。ＵＩは１クロック・パルスに対応する単位
間隔である。次に、増加書込み間隔の間にバッファ記憶
装置501内に書込まれる定格入力データ速度はＭ＋（１
−ｐ／ｑ）ビットに増加し、一方バッファ記憶装置501
から読取られるデータ・ビットの数はＭ＋１ビットに固
定されたままである。従って、ｄ−フレームに対する直
接スタッフ率Ｓｄはｐ／ｑとなる。次のｄ−フレームに
対してはＷＡＬＴはＲＡＬＴに対して、２（１−ｐ／
ｑ）ＵＩだけ遅延され、これにより（１−ｐ／ｑ）ＵＩ
の書込み間隔の純増加を提供する。このように継続し
て、ｐ番目のｄ−フレームに対するＷＡＬＴはＲＡＬＴ
に対しｐ（１−ｐ／ｑ）ＵＩだけ遅延される。（ｐ＋
１）番目のフレーム即ち最初のｘ−フレームに対して
は、ｐ（１−ｐ／ｑ）−ｐ／ｑＵＩの合計遅延を発生す
るためにＷＡＬＴは前の即ちｐ番目のＷＡＬＴに対しｐ
／ｑＵＩだけ進められる。従ってこのｘ−フレームに対
しては、書込み間隔は読取り間隔に対してｐ／ｑＵＩだ
け減少され、バッファ記憶装置501へ書込まれる入力デ
ータ・ビットの定格数はＭ−ｐ／ｑビットである。この
ｘ−フレームに対してバッファに記憶装置501から読取
られるデータ・ビットの数はＭビットである。従って、
ｘ−フレームに対する直接スタッフ率Ｓｘはｐ／ｑとな
る。各ｘ−フレームに対しＷＡＬＴをｐ／ｑＵＩだけ進
めることがｑ番目のフレームまで継続される。ｑ番目の
フレームにおいて、ＷＡＬＴとＲＡＬＴとの発生の間に
時間差があってもそれは消え、他のマルチ・フレーム・
サイクルの初めには、ＷＡＬＴとＲＡＬＴとは時刻が一
致される。
において、ＷＡＬＴとＲＡＬＴとの時刻を一致させる。
次にマルチ・フレーム内の最初のｄ−フレームに対して
ＷＡＬＴが非同期状態入力クロックＣＬＫＩＮの（１−
ｐ／ｑ）ＵＩだけ遅延される、一方ＲＡＬＴは変えられ
ない。従ってバッファ記憶装置501内への書込み間隔は
増加される。ＵＩは１クロック・パルスに対応する単位
間隔である。次に、増加書込み間隔の間にバッファ記憶
装置501内に書込まれる定格入力データ速度はＭ＋（１
−ｐ／ｑ）ビットに増加し、一方バッファ記憶装置501
から読取られるデータ・ビットの数はＭ＋１ビットに固
定されたままである。従って、ｄ−フレームに対する直
接スタッフ率Ｓｄはｐ／ｑとなる。次のｄ−フレームに
対してはＷＡＬＴはＲＡＬＴに対して、２（１−ｐ／
ｑ）ＵＩだけ遅延され、これにより（１−ｐ／ｑ）ＵＩ
の書込み間隔の純増加を提供する。このように継続し
て、ｐ番目のｄ−フレームに対するＷＡＬＴはＲＡＬＴ
に対しｐ（１−ｐ／ｑ）ＵＩだけ遅延される。（ｐ＋
１）番目のフレーム即ち最初のｘ−フレームに対して
は、ｐ（１−ｐ／ｑ）−ｐ／ｑＵＩの合計遅延を発生す
るためにＷＡＬＴは前の即ちｐ番目のＷＡＬＴに対しｐ
／ｑＵＩだけ進められる。従ってこのｘ−フレームに対
しては、書込み間隔は読取り間隔に対してｐ／ｑＵＩだ
け減少され、バッファ記憶装置501へ書込まれる入力デ
ータ・ビットの定格数はＭ−ｐ／ｑビットである。この
ｘ−フレームに対してバッファに記憶装置501から読取
られるデータ・ビットの数はＭビットである。従って、
ｘ−フレームに対する直接スタッフ率Ｓｘはｐ／ｑとな
る。各ｘ−フレームに対しＷＡＬＴをｐ／ｑＵＩだけ進
めることがｑ番目のフレームまで継続される。ｑ番目の
フレームにおいて、ＷＡＬＴとＲＡＬＴとの発生の間に
時間差があってもそれは消え、他のマルチ・フレーム・
サイクルの初めには、ＷＡＬＴとＲＡＬＴとは時刻が一
致される。
特定の実施例として、ＷＡＬＴ遅延／前進の基準として
ＣＬＫＯＵＴが使用されるならば、ｄ−フレームのスタ
ッフ率Ｓｄ及びｘ−フレームのスタッフ率Ｓｘはそれぞ
れ、 Ｓｄ＝１−Ｍ／Ｎ（１−ｐ／ｑ） (9) 及び Ｓｘ＝（Ｍ／Ｎ）・（ｐ／ｑ） (10) となる。出力クロック信号ＣＬＫＯＵＴの１つのＵＩは
入力クロック信号のＣＬＫＩＮのＭ／ＮＵＩに等しいの
で、このようになる。次にマルチ・フレーム全体の平均
スタッフ率は 第１図のフレーム・フォーマットに対する所定の分数非
同期状態スタッフ率を得る場合における第５図に示す実
施例の操作は特定の実施例でよく説明できる。従って、
非同期状態分数スタッフ率はｐ／ｑ＝1/4であるがこれ
を有するＤＳ１ ＰＣＭ信号受入実施例を再び考えてみ
よう。ｑ個のｄ−フレームに対する１つのスタッフ同期
ビット位置内に挿入されるデータ・ビットと、及びｑ−
ｐ個のｘ−フレームに対する１つのスタッフ同期ビット
位置内に挿入される非データ・ビットとを含む出力マル
チ・フレームに対するＷＡＬＴとＲＡＬＴとの間の所定
の関係を第６図に示す。従って、フレーム・フォーマッ
ト作成器508と遅延制御装置507との制御の下で、最後に
あたる前のマルチ・フレーム・サイクルの終端におい
て、ＷＡＬＴはＲＡＬＴと一致される。この実施例にお
いてもまた、遅延制御装置507に供給される遅延基準は
出力クロック信号ＣＬＫＯＵＴである。次にｄ−フレー
ムに対しては、データ・ビットがスタッフ同期ビット位
置の１つ、すなわちＤ（第６図）内に強制的に挿入さ
れ、他のスタッフ同期ビット位置、Ｓ１はスタッフ同期
され、スタッフ同期決定装置506で行われる決定には依
存しない。ＲＡＬＴは、読取りカウンタ503により発生
される読取りアドレスを読取りアドレス・ラッチ505内
で固定時刻にラッチさせる。ＲＡＬＴとフレーム・フォ
ーマット成形器508からの遅延選択信号とに応答し、か
つＣＬＫＯＵＴに応答する遅延制御装置507は、ＷＡＬ
Ｔを3/4ＵＩ、即ちＣＬＫＯＵＴの３ｐ／ｑＵＩだけ遅
延させる。従って、ｄ−フレームに対する書込み間隔は
ＣＬＫＯＵＴの3/4ＵＩだけ増加された。従って、ｄ−
フレームに対する直接スタッフ率Ｓｄは、式(9)より0.3
04である。マルチ・フレームにおける次のフレーム、即
ち最初のｘ−フレームに対しては、ＲＡＬＴに対するＷ
ＡＬＴの遅延は、ＷＡＬＴとＲＡＬＴとの間の相対遅延
がここで2/4ＵＩ、即ちＣＬＫＯＵＴの２ｐ／ｑＵＩで
あるようにフレーム・フォーマット成形器508とＣＬＫ
ＯＵＴとの制御の下で進められる。従って、書込み間隔
は読取り間隔に対し1/4ＵＩ、即ちＣＬＫＯＵＴのｐ／
ｑＵＩだけ減少された。同様に次のｘ−フレームに対し
ては、ＲＡＬＴに対するＷＡＬＴの遅延は、相対遅延が
ここで1/4ＵＩ、即ちＣＬＫＯＵＴのｐ／ｑＵＩである
ように再び進められる。再び書込み間隔は1/4ＵＩ、即
ちＣＬＫＯＵＴのｐ／ｑＵＩだけ減少された。最後のｘ
−フレームに対しては、ＲＡＬＴに対するＷＡＬＴの遅
延は、ＷＡＬＴとＲＡＬＴとの間に遅延がないように再
び進められる。ここで再び書込み間隔はＣＬＫＯＵＴの
1/4ＵＩだけ減少された。他のマルチ・フレーム・サイ
クルの初めに対しては、ＷＡＬＴとＲＡＬＴとは再び時
刻が一致させられる。従って、ｘ−フレームに対する直
接スタッフ率Ｓｘは式(10)から0.232である。マルチ・
フレームに対する平均スタッフ率Ｓａｖは式(11)から0.
25即ちｐ／ｑ＝1/4である。
ＣＬＫＯＵＴが使用されるならば、ｄ−フレームのスタ
ッフ率Ｓｄ及びｘ−フレームのスタッフ率Ｓｘはそれぞ
れ、 Ｓｄ＝１−Ｍ／Ｎ（１−ｐ／ｑ） (9) 及び Ｓｘ＝（Ｍ／Ｎ）・（ｐ／ｑ） (10) となる。出力クロック信号ＣＬＫＯＵＴの１つのＵＩは
入力クロック信号のＣＬＫＩＮのＭ／ＮＵＩに等しいの
で、このようになる。次にマルチ・フレーム全体の平均
スタッフ率は 第１図のフレーム・フォーマットに対する所定の分数非
同期状態スタッフ率を得る場合における第５図に示す実
施例の操作は特定の実施例でよく説明できる。従って、
非同期状態分数スタッフ率はｐ／ｑ＝1/4であるがこれ
を有するＤＳ１ ＰＣＭ信号受入実施例を再び考えてみ
よう。ｑ個のｄ−フレームに対する１つのスタッフ同期
ビット位置内に挿入されるデータ・ビットと、及びｑ−
ｐ個のｘ−フレームに対する１つのスタッフ同期ビット
位置内に挿入される非データ・ビットとを含む出力マル
チ・フレームに対するＷＡＬＴとＲＡＬＴとの間の所定
の関係を第６図に示す。従って、フレーム・フォーマッ
ト作成器508と遅延制御装置507との制御の下で、最後に
あたる前のマルチ・フレーム・サイクルの終端におい
て、ＷＡＬＴはＲＡＬＴと一致される。この実施例にお
いてもまた、遅延制御装置507に供給される遅延基準は
出力クロック信号ＣＬＫＯＵＴである。次にｄ−フレー
ムに対しては、データ・ビットがスタッフ同期ビット位
置の１つ、すなわちＤ（第６図）内に強制的に挿入さ
れ、他のスタッフ同期ビット位置、Ｓ１はスタッフ同期
され、スタッフ同期決定装置506で行われる決定には依
存しない。ＲＡＬＴは、読取りカウンタ503により発生
される読取りアドレスを読取りアドレス・ラッチ505内
で固定時刻にラッチさせる。ＲＡＬＴとフレーム・フォ
ーマット成形器508からの遅延選択信号とに応答し、か
つＣＬＫＯＵＴに応答する遅延制御装置507は、ＷＡＬ
Ｔを3/4ＵＩ、即ちＣＬＫＯＵＴの３ｐ／ｑＵＩだけ遅
延させる。従って、ｄ−フレームに対する書込み間隔は
ＣＬＫＯＵＴの3/4ＵＩだけ増加された。従って、ｄ−
フレームに対する直接スタッフ率Ｓｄは、式(9)より0.3
04である。マルチ・フレームにおける次のフレーム、即
ち最初のｘ−フレームに対しては、ＲＡＬＴに対するＷ
ＡＬＴの遅延は、ＷＡＬＴとＲＡＬＴとの間の相対遅延
がここで2/4ＵＩ、即ちＣＬＫＯＵＴの２ｐ／ｑＵＩで
あるようにフレーム・フォーマット成形器508とＣＬＫ
ＯＵＴとの制御の下で進められる。従って、書込み間隔
は読取り間隔に対し1/4ＵＩ、即ちＣＬＫＯＵＴのｐ／
ｑＵＩだけ減少された。同様に次のｘ−フレームに対し
ては、ＲＡＬＴに対するＷＡＬＴの遅延は、相対遅延が
ここで1/4ＵＩ、即ちＣＬＫＯＵＴのｐ／ｑＵＩである
ように再び進められる。再び書込み間隔は1/4ＵＩ、即
ちＣＬＫＯＵＴのｐ／ｑＵＩだけ減少された。最後のｘ
−フレームに対しては、ＲＡＬＴに対するＷＡＬＴの遅
延は、ＷＡＬＴとＲＡＬＴとの間に遅延がないように再
び進められる。ここで再び書込み間隔はＣＬＫＯＵＴの
1/4ＵＩだけ減少された。他のマルチ・フレーム・サイ
クルの初めに対しては、ＷＡＬＴとＲＡＬＴとは再び時
刻が一致させられる。従って、ｘ−フレームに対する直
接スタッフ率Ｓｘは式(10)から0.232である。マルチ・
フレームに対する平均スタッフ率Ｓａｖは式(11)から0.
25即ちｐ／ｑ＝1/4である。
第１図は、正及び負のスタッフ同期を行うためのスタッ
フ同期ビット位置を含む従来のチャネル・フレーム・フ
ォーマット； 第２図は、許容しうる待合わせジッタ値を与える所定の
分数スタッフ率を得るために２段階のスタッフ同期を含
む本発明の一実施例の詳細の簡略形式のブロック図； 第３図は、第２図の実施例の説明に使用される簡略形式
で示す中間マルチ・フレーム； 第４図は、第２図及び第５図の実施例の説明に使用され
る簡略形式の出力マルチ・フレーム； 第５図は、許容しうる待合わせジッタ値を与える所定の
分数スタッフ率を得るためにバッファ記憶装置を含む本
発明の他の実施例の詳細の簡略形式のブロック図；及び 第６図は、簡略形式で示す他のマルチ・フレームであ
り、1/4所定の分数スタッフ率を得るための第５図の実
施例における書込みアドレス・ラッチ時刻及び読取りア
ドレス・ラッチ時刻の間の関係を示す。
フ同期ビット位置を含む従来のチャネル・フレーム・フ
ォーマット； 第２図は、許容しうる待合わせジッタ値を与える所定の
分数スタッフ率を得るために２段階のスタッフ同期を含
む本発明の一実施例の詳細の簡略形式のブロック図； 第３図は、第２図の実施例の説明に使用される簡略形式
で示す中間マルチ・フレーム； 第４図は、第２図及び第５図の実施例の説明に使用され
る簡略形式の出力マルチ・フレーム； 第５図は、許容しうる待合わせジッタ値を与える所定の
分数スタッフ率を得るためにバッファ記憶装置を含む本
発明の他の実施例の詳細の簡略形式のブロック図；及び 第６図は、簡略形式で示す他のマルチ・フレームであ
り、1/4所定の分数スタッフ率を得るための第５図の実
施例における書込みアドレス・ラッチ時刻及び読取りア
ドレス・ラッチ時刻の間の関係を示す。
Claims (2)
- 【請求項１】ある所定の分数スタッフ率を有する出力フ
レーム・フォーマットでの伝送のために、第１ビット伝
送速度のデジタル信号がビットスタッフ同期によって第
２高速ビット伝送速度に同期化されるデジタル・フレー
ム同期装置において、 データ・ビットが前記同期装置に入力される間隔のう
ち、第１設定数の間隔の期間を増加させ、かつ第２設定
数の間隔の期間を減少させる変化手段と； 前記第１設定数の間隔の各々に生じるスタッフ同期ビッ
ト位置内にデータ・ビットを挿入し、かつ前記第２設定
数の間隔の各々に生じるスタッフ同期ビット位置内に非
データ・ビットを挿入する、出力フレームのデータ搬送
容量を調節する調節手段と； を有することを特徴とするデジタル・フレーム同期装
置。 - 【請求項２】ある所定の分数スタッフ率を有する出力フ
レーム・フォーマットでの伝送のために、第１ビット伝
送速度のデジタル信号がビットスタッフ同期によって第
２高速ビット伝送速度に同期化されるデジタル・フレー
ム同期方法において、 入力データ・ビットが書き込まれる第１設定数の間隔の
期間を増加するステップと； 入力データ・ビットが書き込まれる第２設定数の間隔の
期間を減少するステップと； 前記第１設定数の間隔の各々に生じるスタッフ同期ビッ
ト位置内にデータ・ビットを挿入するステップと； 前記第２設定数の間隔の各々に生じるスタッフ同期ビッ
ト位置内に非データ・ビットを挿入するステップと； を有することを特徴とするデジタル・フレーム同期方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/053,284 US4764941A (en) | 1987-05-22 | 1987-05-22 | Digital frame synchronizer |
| US53284 | 1987-05-22 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPS642432A JPS642432A (en) | 1989-01-06 |
| JPH012432A JPH012432A (ja) | 1989-01-06 |
| JPH0626330B2 true JPH0626330B2 (ja) | 1994-04-06 |
Family
ID=21983145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63122229A Expired - Lifetime JPH0626330B2 (ja) | 1987-05-22 | 1988-05-20 | デジタル・フレーム同期装置および同期方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4764941A (ja) |
| EP (1) | EP0292208B1 (ja) |
| JP (1) | JPH0626330B2 (ja) |
| KR (1) | KR920000165B1 (ja) |
| CA (1) | CA1323675C (ja) |
| DE (1) | DE3852521T2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146477A (en) * | 1987-03-17 | 1992-09-08 | Antonio Cantoni | Jitter control in digital communication links |
| JPH0712166B2 (ja) * | 1988-12-05 | 1995-02-08 | 富士通株式会社 | 同期多重伝送装置 |
| JPH0654901B2 (ja) * | 1989-02-08 | 1994-07-20 | 富士通株式会社 | フォーマット変換制御方式 |
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| US9626320B2 (en) * | 2013-09-19 | 2017-04-18 | Nvidia Corporation | Technique for scaling the bandwidth of a processing element to match the bandwidth of an interconnect |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS55162646A (en) * | 1979-06-05 | 1980-12-18 | Nec Corp | Pulse stuff synchronizing multiplex unit |
| US4347620A (en) * | 1980-09-16 | 1982-08-31 | Northern Telecom Limited | Method of and apparatus for regenerating a signal frequency in a digital signal transmission system |
| JPS57212842A (en) * | 1981-06-25 | 1982-12-27 | Nec Corp | Pulse stuff synchronizing device |
| JPS61224740A (ja) * | 1985-03-29 | 1986-10-06 | Fujitsu Ltd | スタツフ同期方式 |
| CN85100049B (zh) * | 1985-04-01 | 1987-11-25 | 清华大学 | 模型法码速调整方法及调整装置 |
| US4661966A (en) * | 1985-09-17 | 1987-04-28 | T-Bar Incorporated | Method and apparatus for adjusting transmission rates in data channels for use in switching systems |
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| CA1262173A (en) * | 1986-05-29 | 1989-10-03 | James Angus Mceachern | Synchronization of asynchronous data signals |
-
1987
- 1987-05-22 US US07/053,284 patent/US4764941A/en not_active Expired - Lifetime
-
1988
- 1988-05-13 EP EP88304335A patent/EP0292208B1/en not_active Expired - Lifetime
- 1988-05-13 DE DE3852521T patent/DE3852521T2/de not_active Expired - Fee Related
- 1988-05-20 JP JP63122229A patent/JPH0626330B2/ja not_active Expired - Lifetime
- 1988-05-20 KR KR1019880005953A patent/KR920000165B1/ko not_active IP Right Cessation
- 1988-05-20 CA CA000567433A patent/CA1323675C/en not_active Expired - Fee Related
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|---|---|
| JPS642432A (en) | 1989-01-06 |
| KR920000165B1 (ko) | 1992-01-09 |
| KR880014759A (ko) | 1988-12-24 |
| DE3852521D1 (de) | 1995-02-02 |
| EP0292208A2 (en) | 1988-11-23 |
| DE3852521T2 (de) | 1995-07-13 |
| EP0292208B1 (en) | 1994-12-21 |
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| CA1323675C (en) | 1993-10-26 |
| EP0292208A3 (en) | 1991-03-13 |
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