JPH05191372A - スタッフ同期回路 - Google Patents
スタッフ同期回路Info
- Publication number
- JPH05191372A JPH05191372A JP4020551A JP2055192A JPH05191372A JP H05191372 A JPH05191372 A JP H05191372A JP 4020551 A JP4020551 A JP 4020551A JP 2055192 A JP2055192 A JP 2055192A JP H05191372 A JPH05191372 A JP H05191372A
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Abstract
(57)【要約】
【目的】ＰＣＭ信号の同期・多重化に使用し、ジッタの
ないデータを分離することができるスタッフ同期回路を
提供する。 【構成】低次群のクロックＣｃｌを発生する電圧制御発
振器４と、低次群のクロックＣｃｌと受信した高次群の
クロックＣｃｈから再生スタッフパルスＢＣｓｆを再生
するスタッフパルス再生回路５を備えた。また、再生ス
タッフパルスＢＣｓｆと受信スタッフパルスＣｓｆとを
電圧制御発振器４を含むＰＬＬ（位相同期ループ）に入
力し、その位相差が一定値になるように制御する。
ないデータを分離することができるスタッフ同期回路を
提供する。 【構成】低次群のクロックＣｃｌを発生する電圧制御発
振器４と、低次群のクロックＣｃｌと受信した高次群の
クロックＣｃｈから再生スタッフパルスＢＣｓｆを再生
するスタッフパルス再生回路５を備えた。また、再生ス
タッフパルスＢＣｓｆと受信スタッフパルスＣｓｆとを
電圧制御発振器４を含むＰＬＬ（位相同期ループ）に入
力し、その位相差が一定値になるように制御する。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＣＭ信号の同期・多
重化において使用するスタッフ同期回路、特にスタッフ
ジッタをキャンセルする手段により、ジッタのないデー
タを分離することができるスタッフ同期回路に関する。
重化において使用するスタッフ同期回路、特にスタッフ
ジッタをキャンセルする手段により、ジッタのないデー
タを分離することができるスタッフ同期回路に関する。
【０００２】
【従来の技術】デジタル信号の多重化は、時分割多重に
より行われる。この多重化される信号は公称ビットレー
トが同じでも、互いに同期していない非同期デジタル信
号である場合が多い。この場合、多重化は非同期時分割
多重方式、すなわち、スタッフ同期回路が使用される。
より行われる。この多重化される信号は公称ビットレー
トが同じでも、互いに同期していない非同期デジタル信
号である場合が多い。この場合、多重化は非同期時分割
多重方式、すなわち、スタッフ同期回路が使用される。
【０００３】スタッフ同期とは、低次群の原信号に余剰
ビットを挿入し、その頻度を制御することによりその速
度の微調整を行い、非同期の低次群のデジタル信号を、
高いビットレートの高次群のデジタル信号に同期化する
ことをいう。そのスタッフ同期の原理は、低次群のデジ
タル信号をビットレートをＦ１とし、これをＦ１よりや
や高いビットレートＦ２に同期化する場合、Ｆ１とＦ２
は次第に位置がずれてくる。そのため、そこに余剰ビッ
トを挿入し、その挿入頻度を調整することにより、Ｆ１
がＦ２に同期する。この挿入したスタッフの存在を受信
側に送れば、受信側では、多重化分離のときに、余剰ビ
ットを除去する。その結果、受信端で元のＦ１の低次群
のデジタル信号が再生できる。余剰ビットを除去した低
次群のデジタル信号のビットレートは平均的にはＦ１で
あるが、余剰ビットを除去したためクロックのゆらぎ、
すなわちジッタをともなっている。そのため、クロック
位相同期回路によってクロックのゆらぎを吸収すること
が行われる。しかし、これでは完全には除くことができ
ず、低次群のデジタル信号にジッタが残留する。
ビットを挿入し、その頻度を制御することによりその速
度の微調整を行い、非同期の低次群のデジタル信号を、
高いビットレートの高次群のデジタル信号に同期化する
ことをいう。そのスタッフ同期の原理は、低次群のデジ
タル信号をビットレートをＦ１とし、これをＦ１よりや
や高いビットレートＦ２に同期化する場合、Ｆ１とＦ２
は次第に位置がずれてくる。そのため、そこに余剰ビッ
トを挿入し、その挿入頻度を調整することにより、Ｆ１
がＦ２に同期する。この挿入したスタッフの存在を受信
側に送れば、受信側では、多重化分離のときに、余剰ビ
ットを除去する。その結果、受信端で元のＦ１の低次群
のデジタル信号が再生できる。余剰ビットを除去した低
次群のデジタル信号のビットレートは平均的にはＦ１で
あるが、余剰ビットを除去したためクロックのゆらぎ、
すなわちジッタをともなっている。そのため、クロック
位相同期回路によってクロックのゆらぎを吸収すること
が行われる。しかし、これでは完全には除くことができ
ず、低次群のデジタル信号にジッタが残留する。
【０００４】
【発明が解決しようとする課題】上記ジッタは、スタッ
フ要求が出されてから実際にスタッフを行うまでの時間
差（待ち時間）に起因する。この待ち時間の変動分は低
い周波数成分をもつために低周波のジッタを発生し、上
記のクロック位相同期回路では完全に除去できない。こ
れを待ち時間ジッタという。その軽減のために一般的に
は、スタッフ率を適宜に調整することにより、ジッタ量
を小さくしているが、これは、根本的な解決とはなって
いない。本発明はこのような事情に鑑みてなされたもの
であり、電圧制御発振器４が発生する低次群のクロック
Ｃｃｌと、高次群のクロックＣｃｈから再生スタッフパ
ルスＢＣｓｆを再生するための、送信側の多重回路と同
構成からなるスタッフパルス再生回路５を備え、再生ス
タッフパルスＢＣｓｆと受信スタッフパルスＣｓｆとの
位相差を一定値になるように制御することによりジッタ
をキャンセルすることができるスタッフ同期回路を提供
することを課題とする。
フ要求が出されてから実際にスタッフを行うまでの時間
差（待ち時間）に起因する。この待ち時間の変動分は低
い周波数成分をもつために低周波のジッタを発生し、上
記のクロック位相同期回路では完全に除去できない。こ
れを待ち時間ジッタという。その軽減のために一般的に
は、スタッフ率を適宜に調整することにより、ジッタ量
を小さくしているが、これは、根本的な解決とはなって
いない。本発明はこのような事情に鑑みてなされたもの
であり、電圧制御発振器４が発生する低次群のクロック
Ｃｃｌと、高次群のクロックＣｃｈから再生スタッフパ
ルスＢＣｓｆを再生するための、送信側の多重回路と同
構成からなるスタッフパルス再生回路５を備え、再生ス
タッフパルスＢＣｓｆと受信スタッフパルスＣｓｆとの
位相差を一定値になるように制御することによりジッタ
をキャンセルすることができるスタッフ同期回路を提供
することを課題とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明のスタッフ同期回路においては、低次群のクロ
ックＣｃｌを発生する電圧制御発振器４と、低次群のク
ロックＣｃｌと受信した高次群のクロックＣｃｈから再
生スタッフパルスＢＣｓｆを再生する送信側の多重回路
と同構成からなるスタッフパルス再生回路５を備え、こ
の再生スタッフパルスＢＣｓｆと受信スタッフパルスＣ
ｓｆとを位相同期ループに入力し、その位相を一定値に
なるように制御することを特徴とする。具体的には、以
下、
に本発明のスタッフ同期回路においては、低次群のクロ
ックＣｃｌを発生する電圧制御発振器４と、低次群のク
ロックＣｃｌと受信した高次群のクロックＣｃｈから再
生スタッフパルスＢＣｓｆを再生する送信側の多重回路
と同構成からなるスタッフパルス再生回路５を備え、こ
の再生スタッフパルスＢＣｓｆと受信スタッフパルスＣ
ｓｆとを位相同期ループに入力し、その位相を一定値に
なるように制御することを特徴とする。具体的には、以
下、
【０００６】高次群のデータＳａと高次群のクロック
Ｃｃｈを受け、低次群のデータＳｂと低次群のクロック
Ｃｃｌを分離する受信側スタッフ同期回路であって、
高次群のデータＳａからフレームの同期を確立し、Ｓａ
により伝送されてきたスタッフパルスＣｓを抽出するフ
レーム同期回路１と、前記スタッフパルスＣｓから所
定チャネルの受信スタッフパルスＣｓｆを分離するゲー
ト回路２と、高次群のデータＳａから所定チャネルの
データを記憶するエラステイックストア３と、このエ
ラステイックストア３において、低次群のデータＳｂを
読み出すための低次群のクロックＣｃｌを発生する電圧
制御発振器４と、低次群のクロックＣｃｌと入力した
高次群のクロックＣｃｈから再生スタッフパルスＢＣｓ
ｆを再生するスタッフパルス再生回路５と、この再生
スタッフパルスＢＣｓｆと受信スタッフパルスＣｓｆと
を入力し、その位相差に対応した電圧値を出力する位相
比較器６と、この位相比較器６の出力を高域遮断のフ
ィルタ７を介して前記電圧制御発振器４に入力する構成
とする。
Ｃｃｈを受け、低次群のデータＳｂと低次群のクロック
Ｃｃｌを分離する受信側スタッフ同期回路であって、
高次群のデータＳａからフレームの同期を確立し、Ｓａ
により伝送されてきたスタッフパルスＣｓを抽出するフ
レーム同期回路１と、前記スタッフパルスＣｓから所
定チャネルの受信スタッフパルスＣｓｆを分離するゲー
ト回路２と、高次群のデータＳａから所定チャネルの
データを記憶するエラステイックストア３と、このエ
ラステイックストア３において、低次群のデータＳｂを
読み出すための低次群のクロックＣｃｌを発生する電圧
制御発振器４と、低次群のクロックＣｃｌと入力した
高次群のクロックＣｃｈから再生スタッフパルスＢＣｓ
ｆを再生するスタッフパルス再生回路５と、この再生
スタッフパルスＢＣｓｆと受信スタッフパルスＣｓｆと
を入力し、その位相差に対応した電圧値を出力する位相
比較器６と、この位相比較器６の出力を高域遮断のフ
ィルタ７を介して前記電圧制御発振器４に入力する構成
とする。
【０００７】
【作用】このように構成されたスタッフ同期回路によれ
ば、スタッフ率を考慮することなく、待ち時間ジッタを
相殺効果により無視しうるレベルまで消去することがで
きる。
ば、スタッフ率を考慮することなく、待ち時間ジッタを
相殺効果により無視しうるレベルまで消去することがで
きる。
【０００８】
【実施例】以下、本発明の一実施例を図面を用いて説明
する。図１は本発明のスタッフ同期回路の一実施例を示
す概念図である。図２は送信側のスタッフ同期回路、図
３は本発明である受信側のスタッフ同期回路を示す。ま
た、図４は送信側の主要タイムチャート、図５は受信側
の主要タイムチャートである。
する。図１は本発明のスタッフ同期回路の一実施例を示
す概念図である。図２は送信側のスタッフ同期回路、図
３は本発明である受信側のスタッフ同期回路を示す。ま
た、図４は送信側の主要タイムチャート、図５は受信側
の主要タイムチャートである。
【０００９】先ず、送信側のスタッフ同期回路について
説明する。図２は、マルチプレクサ（送信側）におい
て、複数個の互いに非同期な低速ＰＣＭを多重化するた
めのスタッフ同期回路の一例を示している。入力した低
速ＰＣＭ列は、エラステイックストアに全て書き込まれ
る。書き込みパルスは、クロック発生器１１でＰＣＭ列
より抽出し、同期的なクロックパルスを書き込みカウン
タ１２で分周することにより得られる。次に、エラステ
イックストア１５からの読み出しであるが、これはマル
チプレクサ出力となる高速ＰＣＭのクロックＣｃｈ（周
波数が入力側の多重度倍よりも、挿入されるフレーム列
及びスタッフ率に応じて高く設定されている）により読
み出される。フレームタイムスロット、及びスタッフパ
ルス挿入位置では、読み出しは停止され、その位置で当
該パルスが送出される。スタッフパルスの挿入位置は、
図４に示すように、位置比較器出力が一定値を越したと
き（即ち、書き込み位相に対し読み出し位相が一定範囲
内に接近したとき）、その直後のスタッフパルスタイム
スロットが挿入位置になる。
説明する。図２は、マルチプレクサ（送信側）におい
て、複数個の互いに非同期な低速ＰＣＭを多重化するた
めのスタッフ同期回路の一例を示している。入力した低
速ＰＣＭ列は、エラステイックストアに全て書き込まれ
る。書き込みパルスは、クロック発生器１１でＰＣＭ列
より抽出し、同期的なクロックパルスを書き込みカウン
タ１２で分周することにより得られる。次に、エラステ
イックストア１５からの読み出しであるが、これはマル
チプレクサ出力となる高速ＰＣＭのクロックＣｃｈ（周
波数が入力側の多重度倍よりも、挿入されるフレーム列
及びスタッフ率に応じて高く設定されている）により読
み出される。フレームタイムスロット、及びスタッフパ
ルス挿入位置では、読み出しは停止され、その位置で当
該パルスが送出される。スタッフパルスの挿入位置は、
図４に示すように、位置比較器出力が一定値を越したと
き（即ち、書き込み位相に対し読み出し位相が一定範囲
内に接近したとき）、その直後のスタッフパルスタイム
スロットが挿入位置になる。
【００１０】次に、受信側のスタッフ同期回路について
説明する。図３は、デマルチプレクサ（受信側）におい
て、エラステイックストア３ａへの書き込みは、フレー
ムタイムスロットＦｔｓ、及びスタッフパルスＣｃｆ挿
入位置において停止される。その位置はフレーム同期回
路１及びスタッフパルスタイムスロット／スタッフパル
ス位置検出回路２ａにより検出される。そしてタイムス
ロットの間、書き込みカウンタ３ｂの動作をインヒビッ
ト回路２ｂにより停止する。エラステイックストア３ａ
からの読み出しは、位相同期ループ（以下、単に「ＰＬ
Ｌ」という）の一部をなす電圧制御発振器（以下、単に
「ＶＣＯ」という）４の出力（低速側ＰＣＭクロックパ
ルスＣｃｌ）を読み出しカウンタ３ｃにより、分周する
ことで得られる。
説明する。図３は、デマルチプレクサ（受信側）におい
て、エラステイックストア３ａへの書き込みは、フレー
ムタイムスロットＦｔｓ、及びスタッフパルスＣｃｆ挿
入位置において停止される。その位置はフレーム同期回
路１及びスタッフパルスタイムスロット／スタッフパル
ス位置検出回路２ａにより検出される。そしてタイムス
ロットの間、書き込みカウンタ３ｂの動作をインヒビッ
ト回路２ｂにより停止する。エラステイックストア３ａ
からの読み出しは、位相同期ループ（以下、単に「ＰＬ
Ｌ」という）の一部をなす電圧制御発振器（以下、単に
「ＶＣＯ」という）４の出力（低速側ＰＣＭクロックパ
ルスＣｃｌ）を読み出しカウンタ３ｃにより、分周する
ことで得られる。
【００１１】ＰＬＬは本発明の特徴を示す部分で、受信
したスタッフパルスＣｃｆと、再生したスタッフパルス
ＢＣｃｆを位相比較する。即ち、両者の位相差を一定に
するようにＰＬＬを形成する。ＶＣＯ４の出力は、送信
側マルチプレクサにおける入力側クロック発生器１０と
同様の働きをする。即ち、ＶＣＯ出力は再生された低速
ＰＣＭクロックパルスＣｃｌであり、書き込みカウンタ
５ａにより分周され、一方の分周された高速ＰＣＭクロ
ックパルスＣｃｈと位相比較器５ｃにおいて位相比較さ
れる。その出力はスタッフパルスタイムスロットＳＴと
のアンドゲート５ｄにより再生された再生スタッフパル
スＢＣｃｆとなる。そこで上記の受信されたスタッフパ
ルスＣｃｆと、この再生スタッフパルスＢＣｃｆを位相
比較器６により比較する。図５に示すようにこの両者
（ａ）、（ｂ）は比較されて出力（ｃ）を得る。そこで
図３のようにこの出力をフイルタ７により平滑化し、Ｖ
ＣＯ４の発振位相を制御することによりＰＬＬを形成す
る。
したスタッフパルスＣｃｆと、再生したスタッフパルス
ＢＣｃｆを位相比較する。即ち、両者の位相差を一定に
するようにＰＬＬを形成する。ＶＣＯ４の出力は、送信
側マルチプレクサにおける入力側クロック発生器１０と
同様の働きをする。即ち、ＶＣＯ出力は再生された低速
ＰＣＭクロックパルスＣｃｌであり、書き込みカウンタ
５ａにより分周され、一方の分周された高速ＰＣＭクロ
ックパルスＣｃｈと位相比較器５ｃにおいて位相比較さ
れる。その出力はスタッフパルスタイムスロットＳＴと
のアンドゲート５ｄにより再生された再生スタッフパル
スＢＣｃｆとなる。そこで上記の受信されたスタッフパ
ルスＣｃｆと、この再生スタッフパルスＢＣｃｆを位相
比較器６により比較する。図５に示すようにこの両者
（ａ）、（ｂ）は比較されて出力（ｃ）を得る。そこで
図３のようにこの出力をフイルタ７により平滑化し、Ｖ
ＣＯ４の発振位相を制御することによりＰＬＬを形成す
る。
【００１２】なお、受信側のスタッフ同期回路と送信側
のスタッフ同期回路において、フレーム同期回路１はフ
レーム発生器１０ｄ、クロックパルス発生器８はクロッ
ク発生器１０ｅ、スタッフパルスタイムスロット／スタ
ッフパルス位置検出回路２ａはスタッフパルスタイムス
ロット１０ｃ、書き込みカウンタ５ａは書き込みカウン
タ１２、読み出しカウンタ５ｂは読み出しカウンタ１
４、位相比較器５ｃは位相比較器１３、インヒビット回
路５ｅはインヒビット回路１０ａ、アンドゲート５ｄは
アンドゲート１０ｂとそれぞれ同じ回路構成である。
のスタッフ同期回路において、フレーム同期回路１はフ
レーム発生器１０ｄ、クロックパルス発生器８はクロッ
ク発生器１０ｅ、スタッフパルスタイムスロット／スタ
ッフパルス位置検出回路２ａはスタッフパルスタイムス
ロット１０ｃ、書き込みカウンタ５ａは書き込みカウン
タ１２、読み出しカウンタ５ｂは読み出しカウンタ１
４、位相比較器５ｃは位相比較器１３、インヒビット回
路５ｅはインヒビット回路１０ａ、アンドゲート５ｄは
アンドゲート１０ｂとそれぞれ同じ回路構成である。
【００１３】
【発明の効果】低次群のクロックＣｃｌを発生する電圧
制御発振器４と、低次群のクロックＣｃｌと受信した高
次群のクロックＣｃｈから再生スタッフパルスＢＣｓｆ
を再生する、送信側の多重回路と同構成からなるスタッ
フパルス再生回路５を備え、この再生スタッフパルスＢ
Ｃｓｆと受信スタッフパルスＣｓｆとを入力し、その位
相差が一定値になるように制御する構成とした。そのた
め、スタッフ率を考慮することなく、受信スタッフパル
スＣｓｆに含まれる待ち時間ジッタが相殺する形とな
り、ジッタを無視しうるレベルにまで消去することがで
きる。さらに、送信側と同じ簡単な回路を付加する構成
で実現できるため、特殊回路を付加する従来の方式に比
べ量産効果が上り低価格が期待できる。
制御発振器４と、低次群のクロックＣｃｌと受信した高
次群のクロックＣｃｈから再生スタッフパルスＢＣｓｆ
を再生する、送信側の多重回路と同構成からなるスタッ
フパルス再生回路５を備え、この再生スタッフパルスＢ
Ｃｓｆと受信スタッフパルスＣｓｆとを入力し、その位
相差が一定値になるように制御する構成とした。そのた
め、スタッフ率を考慮することなく、受信スタッフパル
スＣｓｆに含まれる待ち時間ジッタが相殺する形とな
り、ジッタを無視しうるレベルにまで消去することがで
きる。さらに、送信側と同じ簡単な回路を付加する構成
で実現できるため、特殊回路を付加する従来の方式に比
べ量産効果が上り低価格が期待できる。
【００１４】
【図１】本発明のスタッフ同期回路の一実施例を示す概
念図である。
念図である。
【図２】送信側の一実施例を示すスタッフ同期回路であ
る。
る。
【図３】受信側の一実施例を示すスタッフ同期回路であ
る。
る。
【図４】送信側の主要タイムチャートである。
【図５】受信側の主要タイムチャートである。
【符号の説明】 １ フレーム同期回路。 ２ ゲート回路。 ３ エラステイックストア。 ４ 電圧制御発振器。 ５ スタッフパルス再生回路。 ６ 位相比較器。
Claims (1)
- 【請求項１】高次群のデータ（Ｓａ）と高次群のクロッ
ク（Ｃｃｈ）を受け、低次群のデータ（Ｓｂ）と低次群
のクロック（Ｃｃｌ）を分離するデマルチプレクサに使
用するスタッフ同期回路であって、高次群のデータ（Ｓ
ａ）からフレームの同期を確立し、スタッフパルス（Ｃ
ｓ）を抽出するフレーム同期回路（１）と、前記スタッ
フパルス（Ｃｓ）から所定チャネルの受信スタッフパル
ス（Ｃｓｆ）を分離するゲート回路（２）と、高次群の
データ（Ｓａ）から所定チャネルのデータを記憶するエ
ラステイックストア（３）と、このエラステイックスト
ア（３）より低次群のデータ（Ｓｂ）を読み出すための
低次群のクロック（Ｃｃｌ）を発生する電圧制御発振器
（４）と、前記低次群のクロック（Ｃｃｌ）と入力した
高次群のクロック（Ｃｃｈ）から再生スタッフパルス
（ＢＣｓｆ）を再生するスタッフパルス再生回路（５）
と、この再生スタッフパルス（ＢＣｓｆ）と受信スタッ
フパルス（Ｃｓｆ）とを入力し、その位相差に対応した
電圧値を出力する位相比較器（６）と、この位相比較器
の出力を前記電圧制御発振器に入力する構成により、前
記再生スタッフパルス（ＢＣｓｆ）と受信スタッフパル
ス（Ｃｓｆ）との位相差を一定値に保つよう制御するこ
とを特徴とするスタッフ同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020551A JPH05191372A (ja) | 1992-01-08 | 1992-01-08 | スタッフ同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020551A JPH05191372A (ja) | 1992-01-08 | 1992-01-08 | スタッフ同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191372A true JPH05191372A (ja) | 1993-07-30 |
Family
ID=12030290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4020551A Pending JPH05191372A (ja) | 1992-01-08 | 1992-01-08 | スタッフ同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05191372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2290856A4 (en) * | 2008-05-30 | 2017-03-08 | NTT Electronics Corporation | Clock reproduction signal generation method and clock reproduction circuit |
-
1992
- 1992-01-08 JP JP4020551A patent/JPH05191372A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2290856A4 (en) * | 2008-05-30 | 2017-03-08 | NTT Electronics Corporation | Clock reproduction signal generation method and clock reproduction circuit |
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