DE69112865T2 - Verarbeitungsverfahren von digitalen Kontrolldaten, die mit einem HD-MAC-Videosignal verbunden sind. - Google Patents

Description

• Die vorliegende Erfindung betrifft ein Verarbeitungsverfahren von digitalen Kontrolldaten, die mit einem HD-MAC-Videosignal verbunden sind, sowie ein Gerät für die Realisierung dieses Verfahrens.
• Das Hauptproblem, das bei der Übertragung des Videosignals beim hochauflösenden Fernsehen auftritt, besteht in der Tatsache, daß die Übertragungskanäle zu schmal sind. So muß im Falle eines HD-MAC-Videosignals eine Verringerung der Bandbreite um einen Faktor von ungefähr 4 erzielt werden. Um diese Übertragung auszuführen, haben die Mitwirkenden am Projekt Eureka ein System der Bandbreitenreduktion entwickelt, das sich als leistungsfähig erweist, da es einen guten Kompromiß zwischen der Wiedergabe einer sehr guten Bildauflösung (Raumauflösung) und einer zeitlichen Wiedergabe des Bildes darstellt. Das gewählte Prinzip besteht im Anpassen des Kompressionsverfahrens an die Zeitauflösung des Bildes, das übertragen werden soll. In Abhängigkeit von der gewählten Norm kommen drei mögliche Kompressionsverfahren zur Anwendung, die als 80-ms-, 20- ms- bzw. 40-ms-Kompressionsverfahren bezeichnet werden, wobei jedes Verfahren entweder die Raumauflösung oder die Zeitauflösung des Bildes bewahrt oder einen Kompromiß zwischen beiden realisiert. In diesem Falle verwendet man daher eine adaptive Verarbeitung des Videosignals. Um diese Verarbeitung durchzuführen, ist es notwendig, zusätzlich zu dem eigentlichen Videosignal digitale Kontrolldaten zu übertragen, welche Informationen für die Synchronisation und Informationen betreffs der Art der durchzuführenden Verarbeitung enthalten, wie etwa Bewegungsvektordaten oder Daten, die den Übertragungsmodus betreffen, wobei diese Informationen im allgemeinen digitale Unterstützung genannt und als DATV- Informationen bezeichnet werden (für Digitally-Assisted Television). Demzufolge müssen die Empfänger in der Lage sein, diese digitalen Kontrolldaten zu dekodieren, um das HD-MAC-Videosignal verarbeiten zu können.
• Die mit einem HD-MAC-Videosignal verbundenen DATV-Daten werden in einem Dekodierungssystem von der Art des in Figur 1 dargestellten Systems dekodiert. Wie insbesondere in den Artikeln der Veröffentlichung 293 der IEE-Konferenz 1988 beschrieben wurde, umfassen die Daten für die digitale Unterstützung insbesondere Daten, welche den verwendeten Übertragungsmodus angeben, oder mit "BD" bezeichnete Verzweigungsentscheidungsdaten und mit "MV" bezeichnete Bewegungsvektordaten. Die Gesamtheit dieser Daten wird in 11 Bits kodiert, und sie betreffen einen Bildblock. Wie in Figur 1 dargestellt, umfaßt das Dekodierungsgerät zwei mit RAM1, RAM2 bezeichnete Speicher, wobei jeder Speicher in der Lage ist, die einer Verarbeitungsperiode, nämlich einem geradzahligen Halbbild und einem ungeradzahligen Halbbild, entsprechenden DATV-Daten zu speichern. Für den oben betrachteten Fall weist jeder Speicher eine Kapazität von wenigstens 6480 11-Bit-Wörtern auf. Wie in Figur 1 dargestellt, sind diese zwei Speicher mit dem eigentlichen Dekoder 1 verbunden. Der Dekoder 1 umfaßt eine Schaltung für die Steuerung der Speicher RAM1 und RAM2, welche am Eingang die DATV-Daten empfängt und welche die Funktion der Speicher RAM1 und RAM2 im Lesemodus und im Schreibmodus verwaltet, wie weiter unten beschrieben wird. Der Dekoder 1 umfaßt weiterhin ein Zeitbasisgerät 3, welches mit der Steuerschaltung 2 verbunden ist und ein Steuersignal empfängt. Das Zeitbasisgerät gibt verschiedene, mit SYNCHRO 0, SYNCHRO 1, SYNCHRO 2, ..., SYNCHRO X bezeichnete Synchronisationssignale an bezüglich des Dekoders externe Verarbeitungsschaltungen aus. Andererseits umfaßt der Dekoder 1 einen ROM-Speicher (read-only memory) 4, in dem eine Dekodiertabelle gespeichert ist. Dieser Speicher 4 ist mit dem Ausgang der Steuerschaltung 2 verbunden. Mit dem Ausgang des Speichers 4 ist ein Multiplexer 5 verbunden, der als Eingang die in den DATV-Daten enthaltenen Verzweigungsentscheidungsdaten BD empfängt. Er empfängt die mit BD-OFR bezeichneten Verzweigungsentscheidungsdaten BD des ungeradzahligen Halbbildes und die mit BD-EFR bezeichneten Verzweigungsentscheidungsdaten des geradzahligen Halbbildes, und er liefert als Ausgang eine dekodierte Verzweigungsentscheidungsinformation, die zu einer Verzögerungsschaltung 6 übertragen wird, welche die auf die Verarbeitung der anderen DATV-Daten zurückzuführende Verzögerung kompensiert, wie weiter unten ausführlich beschrieben wird. Man erhält somit am Ausgang der Schaltung 6 eine mit BD0 bezeichnete unverzögerte Verzweigungsentscheidungsinformation. Andererseits ist der Ausgang des ROM-Speichers 4 mit einer Adressenverarbeitungsschaltung für die Bewegungsvektordaten MV verbunden. Diese Schaltung liefert am Ausgang die dem geradzahligen Halbbild entsprechenden und mit MV-EFR bezeichneten Bewegungsvektordaten und die dem ungeradzahligen Halbbild entsprechenden und mit MV-OFR bezeichneten Bewegungsvektordaten. Diese Daten werden im Multiplexer 8 in der Weise multiplexiert, daß am Ausgang die unverzögerten Bewegungsvektordaten MV0 erhalten werden. In Wirklichkeit werden die DATV-Daten, die in einer Verarbeitungsperiode kodiert werden, die einem geradzahligen Halbbild und einem ungeradzahligen Halbbild entspricht, also 80 ms, 80 ms vor dem entsprechenden Videosignal übertragen. Dies erklärt die Verwendung von zwei Speichern RAM1 und RAM2, die abwechselnd im Lesemodus und im Schreibmodus benutzt werden. Somit werden während der Verarbeitung der DATV-Daten, die zuvor im Speicher RAM1 gespeichert wurden, welcher dann im Lesemodus arbeitet, die DATV-Daten der nächsten Verarbeitungsperiode im Speicher RAM2 gespeichert, welcher dann im Schreibmodus arbeitet. Bei diesem Dekodiergerät erhält man somit am Ausgang des Dekoders die dekodierten Verzweigungsentscheidungsdaten BD0 in zwei Bits und die dekodierten Bewegungsvektordaten MV0 in 8 Bits. Jedoch müssen diese Daten BD0 und MV0 verzögert werden, da die Schaltung für die Verarbeitung des Videosignals, welche Dekoder für die Reduzierung des Durchlaßbandes genannt wird, auch die Daten BD4, BD2, BD1 verwendet, die bezüglich BD0 um 20 ms, 60 ms bzw. 80 ms verzögert sind, und die Daten MV2, die bezüglich MV0 um 60 ms verzögert sind, um die erforderliche Verarbeitung des Videosignals in Abhängigkeit von dem verwendeten Kompressionsmodus vorzunehmen. Wie in Figur 1 dargestellt, wird diese Verzögerung erzeugt, indem Verzögerungsschaltungen wie etwa Teilbildspeicher verwendet werden, die Verzögerungen von 20 ms oder mehr liefern können. Diese Speicher werden in der Figur 1 mit 9a, 9b, 9c, 9d und 10a, 10b, 10c bezeichnet. Dementsprechend erhält man am Ausgang des Speichers 9a die Verzweigungsentscheidungsdaten BD4, am Ausgang des Speichers 9c erhält man die Verzweigungsentscheidungsdaten BD2, und am Ausgang des Speichers 9d erhält man die Verzweigungsentscheidungsdaten BD1, während man am Ausgang der Schaltung 10c die Bewegungsvektordaten MV2 erhält.
• Andererseits muß der Dekoder 1, wie in der Figur 1 dargestellt, zusätzlich zu den Daten für die digitale Unterstützung BDX und MVX auch verschiedene zeitlich verschobene Versionen der Synchronisationssignale erzeugen. Diese Synchronisationssignale können insbesondere Informationen zur Zeilensynchronisation, Zeilenparität, Halbbildparität und Bildparität enthalten. Diese Synchronisationssignale mit ihrer speziellen Verzögerung müssen mit verschiedenen Schaltungen im Gerät für die Verarbeitung des Videosignals verbunden werden. Die Verzögerungen können von einigen Taktzyklen (37 ns) bis zu mehreren Zeilenperioden (32 us) betragen. Demzufolge erfordert die parallele Übertragung aller dieser Signale, wie in der Figur 1 dargestellt, eine beträchtliche Anzahl von Verbindungen in der gedruckten Schaltung. Außerdem werden die Verzögerungsschaltungen mit Hilfe von zusätzlichen integrierten Schaltkreisen realisiert, was hohe Kosten der Herstellung des Dekodiergerätes insgesamt zur Folge hat.
• Um diesen Nachteil zu überwinden, wurde in der Europäischen Patentanmeldung EP-A-0 386 805, die im Namen von Philips am 12. September 1990 veröffentlicht wurde, ein Verfahren vorgeschlagen, welches die parallele Ausgabe der Verzweigungsentscheidungs- und der Bewegungsvektordaten gestattet.
• Die vorliegende Erfindung hat das Ziel, ein auf dem gleichen Prinzip beruhendes neues Verfahren für die Verarbeitung von digitalen Kontrolldaten, die mit einem HD-MAC-Videosignal verbunden sind, sowie ein neues Gerät für die Realisierung dieses Verfahrens vorzuschlagen.
• Gegenstand der vorliegenden Erfindung ist daher ein Verfahren für die Dekodierung der digitalen Kontrolldaten, die mit einem HD-MAC-Videosignal verbunden sind, das dadurch gekennzeichnet ist, daß es die folgenden Schritte umfaßt:
• - Speicherung der digitalen Kontrolldaten, die N mit N ≥ 2 Verarbeitungsperioden entsprechen, wobei jede Verarbeitungsperiode der Übertragung von zwei Halbbildern entspricht, von denen jeweils eines geradzahlig und eines ungeradzahlig ist, wobei die digitalen Kontrolldaten Bewegungsvektordaten und Verzweigungsentscheidungsdaten umfassen;
• - parallele Ausgabe der einer ersten Verarbeitungsperiode entsprechenden Bewegungsvektordaten;
• - parallele Ausgabe der einer zweiten Verarbeitungsperiode entsprechenden Bewegungsvektordaten;
• - Verarbeitung der obenerwähnten Bewegungsvektordaten in der Weise, daß parallel erste, nicht verzögerte Bewegungsvektordaten und zweite, verzögerte Bewegungsvektordaten erhalten werden;
• - Verarbeitung der Verzweigungsentscheidungsdaten der ersten und der zweiten Verarbeitungsperiode in der Weise, daß parallel und synchron mit den Bewegungsvektordaten erste, nicht verzögerte Verzweigungsentscheidungsdaten und verzögerte Verzweigungsentscheidungsdaten entsprechend den HD-MAC-Erfordernissen ausgegeben werden.
• Gemäß einer bevorzugten Ausführungsform der Erfindung erfolgt die Speicherung der digitalen Kontrolldaten in n + 1 Speichern, die durch zyklische Permutation verwaltet werden, wobei sich einer der Speicher im Schreibmodus befindet, während sich die anderen Speicher im Lesemodus befinden. Gemäß einem anderen Merkmal der vorliegenden Erfindung werden die am Ausgang des Dekoders erhaltenen digitalen Kontrolldaten sowie die Synchronisationsdaten über wenigstens einen seriellen Bus, der zwei Ein-Bit-Signalleitungen aufweist, zu Verarbeitungsschaltungen übertragen. Dies ermöglicht es, die Anzahl der an der gedruckten Schaltung für die Realisierung des Dekodiergerätes vorgesehenen Ausgänge zu verringern. In der Tat werden die Synchronisationsinformationen sowie die Daten für die digitale Unterstützung nacheinander mit ihrer richtigen Verzögerung zu den sie benötigenden Verarbeitungsschaltungen geschickt, wobei die besagten Schaltungen selbst die Verzögerung der Synchronisationssignale erzeugen.
• Die vorliegende Erfindung betrifft weiterhin ein Gerät für die Realisierung des obigen Verfahrens.
• Gemäß der vorliegenden Erfindung umfaßt dieses Gerät drei Speicher, von denen jeder in der Lage ist, die zu einer Verarbeitungsperiode gehörenden digitalen Kontrolldaten zu speichern, wobei eine Speichersteuerschaltung die digitalen Kontrolldaten (DATV) empfängt und die Speicher durch zyklische Permutation verwaltet, ein Zeitbasisgerät mit der Steuerschaltung verbunden ist und Synchronisationssignale erzeugt, eine Dekodiertabelle mit dem Ausgang der Steuerschaltung verbunden ist, eine Verriegelungsschaltung mit dem Ausgang der Dekodiertabelle verbunden ist, eine erste Adressenverarbeitungsschaltung mit dem Ausgang der Dekodiertabelle verbunden ist und parallel die Bewegungsvektordaten eines geradzahligen Halbbildes und eines ungeradzahligen Halbbildes liefert, die einer ersten Verarbeitungsperiode entsprechen, eine zweite Adressenverarbeitungsschaltung mit dem Ausgang der Verriegelungsschaltung verbunden ist und parallel die Bewegungsvektordaten eines geradzahligen Halbbildes und eines ungeradzahligen Halbbildes liefert, die einer zweiten Verarbeitungsperiode entsprechen, ein Multiplexer Bewegungsvektordaten empfängt, die von den zwei Adressenverarbeitungsschaltungen kommen, und parallel die unverzögerten und um 60 ms verzögerten Bewegungsvektordaten liefert, ein Multiplexer als Eingang von der Dekodiertabelle bzw. von der Verriegelungsschaltung die Verzweigungsentscheidungsdaten eines geradzahligen Halbbildes und eines ungeradzahligen Halbbildes empfängt, die den zwei aufeinanderfolgenden Verarbeitungsperioden entsprechen, und eine Verzögerungsschaltung mit dem Ausgang des Multiplexers verbunden ist und parallel die unverzögerten und die um 80, 60 bzw. 20 ms verzögerten Verzweigungsentscheidungsdaten liefert.
• Gemäß einem weiteren Merkmal umfaßt das obige Gerät außerdem eine Formatierungsschaltung für einen seriellen Bus, die am Eingang die dekodierten unverzögerten und die um 80, 60 und 20 ins verzögerten Verzweigungsentscheidungsdaten und die unverzögerten und die um 60 ms verzögerten Bewegungsvektordaten sowie die Synchronisationsinformationen empfängt und sie seriell an mindestens einen Bus schickt, der aus zwei Ein-Bit- Signalleitungen besteht.
• Weitere Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung einer bevorzugten Ausführungsform eines Dekodiergerätes, welches das Verarbeitungsverfahren gemäß der vorliegenden Erfindung realisiert, ersichtlich werden, wobei diese Beschreibung unter Bezugnahme auf die Zeichnungen im Anhang erfolgt, wobei:
• - die bereits beschriebene Figur 1 ein Blindschaltbild eines Dekodiergerätes gemäß der vorbekannten Technik ist;
• - die Figur 2 ein Blindschaltbild eines Dekodiergerätes gemäß der vorliegenden Erfindung ist;
• - die Figur 3 ein Schema ist, welches das in dem Gerät von Figur 2 realisierte Verfahren für die Verarbeitung der digitalen Kontrolldaten, die mit einem HD-MAC-Videosignal verbunden sind, erklärt, und
• - die Figur 4 ein Schema ist, welches das Zeitablaufdiagramm eines seriellen Busses mit zwei Leitungen zeigt.
• Nachfolgend wird unter Bezugnahme auf die Figur 2 eine bevorzugte Ausführungsform eines Gerätes für die Dekodierung der mit einem HD-MAC-Videosignal verbundenen digitalen Kontrolldaten DATV gemäß der vorliegenden Erfindung beschrieben. Somit umfaßt dieses Dekodiergerät drei Speicher RAM1, RAM2, RAM3, die dazu bestimmt sind, die zwei Perioden von 80 ms entsprechenden digitalen Kontrollinformationen zu speichern. Vorzugsweise besitzt jeder Speicher RAM1, RAM2 oder RAM3 eine Kapazität von mindestens 6480 11-Bit-Wörtern. Die Speicherung der zwei Perioden von 80 ms entsprechenden digitalen Kontrolldaten DATV gestattet es, parallel die dekodierten digitalen Kontrollinformationen BD0, BD1, BD2, BD4 und MVO, MV2 zu erhalten, wie nachfolgend ausführlicher erklärt wird. Andererseits umfaßt der Dekoder 100 selbst eine Steuerschaltung 101 der RAM-Speicher, die mit der Steuerschaltung der RAM-Speicher des Dekoders der Figur 1 vollkommen identisch ist. Diese Steuerschaltung der RAM- Speicher empfängt am Eingang die DATV-Daten und verwaltet durch zyklische Permutation die Speicher RAM1, RAM2, RAM3. Die Steuerschaltung 101 der RAM-Speicher ist mit einem Zeitbasisgerät 102 verbunden, welches Steuer- oder Taktsignale empfängt und Synchronisationssignale zu verschiedenen Schaltungen schickt. Weiterhin umfaßt der Dekoder 100 eine Dekodiertabelle, die in einem ROM- Speicher 103 gespeichert ist. Dieser Speicher 103 ist mit dem Ausgang der Steuerschaltung 101 der RAM-Speicher verbunden. Der Speicher 103 ist mit einer Verriegelungsschaltung 104 verbunden. Der Dekoder 100 umfaßt weiterhin einen ersten Multiplexer 105, der am Eingang Verzweigungsentscheidungsdaten des geradzahligen und des ungeradzahligen Halbbildes (BD-EFR* und BD-OFR*) empfängt, die von der Verriegelungsschaltung 104 geliefert werden, sowie die Verzweigungsentscheidungsdaten des geradzahligen und des ungeradzahligen Halbbildes (BD-EFR und BD-OFR), die direkt von der Dekodiertabelle 103 geliefert werden. Das Ausgangssignal des Multiplexers 105 wird zu einer Verzögerungsschaltung 106 geschickt, welche die aus der Verarbeitung anderer Daten resultierenden Verzögerungen kompensiert und am Ausgang die Verzweigungsentscheidungsdaten mit den gewünschten speziellen Verzögerungen BD0, BD1, BD2, BD4 liefert. Außerdem umfaßt der Dekoder 100 zwei Adressenverarbeitungsschaltungen für Bewegungsvektordaten MV, 107 und 107'. Die Schaltung 107 ist direkt mit dem Ausgang der Dekodiertabelle 103 verbunden, während die Schaltung 107' mit dem Ausgang der Verriegelungsschaltung 104 verbunden ist. Diese Verarbeitungsschaltungen 107 und 107' liefern am Ausgang die dem geradzahligen und ungeradzahligen Halbbild der ersten Verarbeitungsperiode entsprechenden, mit MV-EFR* und MV-OFR* bezeichneten Bewegungsvektordaten für die Schaltung 107' und die dem geradzahligen und ungeradzahligen Halbbild der zweiten Verarbeitungsperiode entsprechenden, mit MV-EFR und MV-OFR bezeichneten Bewegungsvektordaten für die Verarbeitungsschaltung 107. Die Bewegungsvektordaten MV-OFR*, MV-EFR*, MV-OFR, MV-EFR werden zum Eingang eines Multiplexers 108 geschickt, der am Ausgang die Bewegungsvektordaten MV0 und MV2 liefert. Weiterhin werden gemäß der vorliegenden Erfindung die Gesamtheit der digitalen Kontrolldaten mit ihrer spezifischen Verzögerung BD0, BD1, BD2, BD4, MV0, MV2 sowie die von dem Zeitbasisgerät 102 gelieferten Synchronisationsinformationen an eine Formatierungsschaltung 109 für einen seriellen Bus geschickt, welche es gestattet, die erforderlichen digitalen Kontrolldaten über zwei serielle Busse BUS 1 und BUS 2, die jeweils aus zwei Ein-Bit-Signalleitungen bestehen, an verschiedene Schaltungen für die Videosignalverarbeitung zu senden, die mit IC0, IC1, 1C2, ..., ICX bezeichnet werden. Wie in der Figur 2 dargestellt, werden die über den seriellen Bus BUS 1 übertragenen Informationen zur Verarbeitungsschaltung IC0 gesandt. Tatsächlich überträgt der serielle Bus BUS 1 nur die digitalen Kontrolldaten BD0 und MV0 zur Schaltung IC0. Was die mit BUS 2 bezeichnete Leitung betrifft, die aus zwei Ein-Bit-Signalleitungen S1 und S2 besteht, so überträgt sie die Gesamtheit der übrigen digitalen Kontrolldaten sowie Synchronisationsinformationen zu den anderen Schaltungen für die Videosignalverarbeitung IC1, IC2, ..., ICX. Die für diese Übertragung angewandte Art der Kodierung wird unter Bezugnahme auf die Figur 4 erklärt.
• Insbesondere wird die Signalleitung S1 für die Übertragung der digitalen Kontrolldaten BD1, BD2, BD4 und von mit 8 Bits kodierten Signalen verwendet. Die Übertragungsfolge auf der Basis einer HDTV-Zeile von 32 us kann beispielsweise die in der Figur 4 dargestellte sein. Das erste Wort, das über die Leitung S1 übertragen wird, ist ein Wort FF. Das Wort FF ist ein spezielles Wort, das ankündigt, daß das folgende Wort ein Synchronisationswort ist. Es kann in der Form 11111111 kodiert werden.
• Das zweite über S1 übertragene Wort ist das Wort SYC1, welches ein Synchronisationswort ist. Dieses Wort enthält ein erstes Bit, das auf "0" gesetzt ist, gefolgt von 7 Bits, die Informationen liefern, insbesondere zum Beginn einer Zeile, zum Ende einer Zeile und zur Parität eines Halbbildes, wie in der Figur 4 dargestellt. Danach werden über die Leitung S1 90 aufeinanderfolgende Wörter übertragen, die zu einem Bild gehörende Verzweigungsentscheidungsdaten BD enthalten, wobei jedes Wort BD die Daten BD1, BD2, BD4 enthält und mit einem Bit "0" beginnt. Am Ende der 90 Wörter BD wird ein zweites Wort FF übertragen, danach ein Synchronisationswort SYC2, welches insbesondere Informationen über das Zeilenende liefert. Weiterhin werden, wie in der Figur 4 dargestellt, über die Leitung S2 die den Bewegungsvektor MV2 betreffenden Daten übertragen, in Form von 8-Bit- Wörtern, die mit den Daten BD in Phase sind. Das Wort MV umfaßt Informationen über die horizontalen Komponenten MVH und die vertikalen Komponenten MVV eines Bewegungsvektor-Wortes MV.
• Wie in der Figur 2 dargestellt, ist der serielle Bus BUS 2 als Eingang für die Schaltung IC1 mit dem mit BUS-IN bezeichneten Eingang verbunden, und danach werden die über den seriellen Bus BUS 2 übertragenen Informationen zu den anderen Schaltungen IC2, ..., ICX weitergeleitet, wobei sie jeweils über Verbindungen zwischen den Ausgängen BUS-OUT und den Eingängen BUS-IN dieser Schaltungen übertragen werden. Aus diesem Grunde ist jede Schaltung für den Ausgang des seriellen Busses verantwortlich und überträgt die in dem seriellen Bus BUS 2 fließenden Daten zu der nachfolgenden Schaltung mit einer speziellen Verzögerung, die seiner eigenen Verzögerung entspricht. Somit befinden sich die von dem seriellen Bus gelieferten DATV-Daten stets in Phase mit den Videodaten.
• Die Verwendung dieses seriellen Busses für die Übertragung der dekodierten digitalen Kontrolldaten DATV bewirkt eine beträchtliche Reduzierung der Anzahl der Ausgänge am DATV-Dekoder 100 sowie der Anzahl von Verbindungen auf der gedruckten Schaltung. Die Weiterführung des seriellen Busses von einer Schaltung zur nächsten in Phase mit den Videodaten vereinfacht auch den Entwurf der Schnittstelle zwischen dem DATV-Dekoder und allen anderen Schaltungen, wie in der Figur 2 dargestellt.
• Nachfolgend wird unter Bezugnahme auf die Figur 3 die Funktionsweise des Dekoders der Figur 2 etwas ausfüh rlicher beschrieben. Wie in der Figur 3 dargestellt, werden, wenn die Videosignale entsprechend den Folgen 1, 2, 3, 4, 5 geschickt werden, die zugehörigen digitalen Kontrolldaten gemäß den Folgen 2, 3, 4, 5, 6 geschickt. In der Tat gehen die zu einer Folge von Videosignalen gehörigen digitalen Kontrolldaten der besagten Folge von Videosignalen voraus. Die digitalen Kontrolldaten DATV werden in die Speicher RAM1, RAM2, RAM3 eingeschrieben, welche mittels zyklischer Permutation in der im Zeitablaufdiagramm der Figur 3A dargestellten Weise verwaltet werden. Somit sind, wenn sich RAM1 im Schreibmodus befindet, um die zur Folge 2 gehörigen digitalen Kontrolldaten DATV zu empfangen, die Speicher RAM2 und RAM3 im Lesemodus und gestatten das Lesen der digitalen Kontrolldaten DATV, die zur Folge 1 bzw. zur Folge 0 gehören. Danach, wenn sich der Speicher RAM1 im Lesemodus für die zur Folge 2 gehörigen digitalen Kontrolldaten DATV befindet, ist der Speicher RAM2 noch immer im Lesemodus, so daß er die zur Folge 1 gehörigen Daten liefert, und der Speicher RAM3 geht in den Schreibmodus über, so daß er die zur Folge 3 gehörigen Daten aufzeichnet, und so weiter, wie im Zeitablaufdiagramm der Figur 3A dargestellt. In den Figuren 3B und 3C wurde ein Beispiel von dekodierten DATV-Daten dargestellt, die es gestatten, die gewünschte Gesamtheit der digitalen Kontrolldaten mit ihrer spezifischen Verzögerung zu erhalten. Nachfolgend wird unter Bezugnahme auf die Figuren 3B und 3C beschrieben, wie die DATV-Daten, die der in der Figur 3A mit T bezeichneten Folge von Videosignalen 2 entsprechen, dekodiert werden. Diese Folge 2 entspricht einem geradzahligen Halbbild und einem ungeradzahligen Halbbild und weist eine Dauer von 80 ms auf. In diesem Falle enthält der Speicher RAM1 die 6480 kodierten Wörter, welche den digitalen Kontrolldaten der Folge 2 entsprechen. Der in der Figur 3B dargestellte Zyklus T1 entspricht dem Lesezyklus für das Wort 1 im Speicher RAM1. Die Dekodierung dieses Wortes liefert die zur Folge 2 gehörigen digitalen Kontrolldaten der Verzweigungsentscheidung BD und des Bewegungsvektors MV. Ebenso enthält der Speicher RAM2 die 6480 kodierten Wörter der zur Folge 1 gehörigen digitalen Kontrolldaten DATV. Dieser mit T2 bezeichnete Zyklus stellt den Lesezyklus für das Wort 1 im Speicher RAM2 dar. Die Dekodierung dieses Wortes liefert die zur Folge 1 gehörigen digitalen Kontrolldaten. Indem man die oben dekodierten Informationen in geeigneter Weise auswählt, können alle benötigten Versionen der Verzweigungsentscheidungsdaten BD und Bewegungsvektordaten MV erhalten werden. So ist im Falle der Figur 3B BD0 = BD-EFR, BD1 = BD-EFR*, BD2 = BD-EFR*, BD4 = BD-OFR*, MV0 = MV-EFR, MV2 = MV-EFR*.
• Nachfolgend wird unter Bezugnahme auf die Figur 3C der Mechanismus beschrieben, der angewandt wird, um die digitalen Kontrolldaten BD und MV am Ende der Folge 2 zu erhalten. In diesem Falle stellt der Zyklus T'1 den Lesezyklus für das 6480. Wort im Speicher RAM1 dar. Die Dekodierung dieses Wortes liefert die zur Folge 2 gehörigen Daten BD und MV. Ebenso stellt der Zyklus T'2 den Lesezyklus für das 6480. Wort in RAM2 dar. Die Dekodierung dieses Wortes liefert die zur Folge 1 gehörigen digitalen Kontrolldaten BD und MV. Auch in diesem Falle können, indem man die obigen digitalen Daten in geeigneter Weise auswählt, alle Versionen von BD und MV erhalten werden: So ist BD0 = BD-OFR, BD1 = BD-OFR*, BD2 = BD-EFR, BD4 = BD-OFR, MV0 = MV-OFR und MV2 = MV- EFR.
• Die obigen Beispiele stellen die beiden Extremfälle dar, nämlich den Beginn und das Ende der Folge 2. Jeder andere dazwischenliegende Fall kann unter Anwendung des gleichen Mechanismus dekodiert werden. In allen Fällen sind die von zwei aufeinanderfolgenden Folgen stammenden DATV-Daten erforderlich, um alle verzögerten Versionen der Daten DB und MV zu erhalten, wie aus den Figuren 3B und 3C klar ersichtlich ist.
• Die Verwendung des Dekoders gestattet es daher, auf die Verzögerungsschaltungen sowie die 20-ms- Halbbildspeicher zu verzichten, die in der Dekodierschaltung der vorbekannten Technik verwendet werden. Diese Schaltungen werden durch einen einzigen Speicher RAM2 für 6480 11-Bit-Wörter ersetzt, was zu einer beträchtlichen Verringerung der Kosten der Schaltung führt.

Claims (10)

1. Verfahren für die Dekodierung der digitalen Kontrolldaten, die mit einem HD-MAC-Videosignal verbunden sind, dadurch gekennzeichnet, daß es die folgenden Schritte umfaßt:

- Speicherung der digitalen Kontrolldaten, die N mit N ≥ 2 Verarbeitungsperioden entsprechen, wobei jede Verarbeitungsperiode der Übertragung von zwei Halbbildern entspricht, von denen jeweils eines geradzahlig und eines ungeradzahlig ist, wobei die digitalen Kontrolldaten Bewegungsvektordaten und Verzweigungsentscheidungsdaten umfassen;

- parallele Ausgabe der einer ersten Verarbeitungsperiode entsprechenden Bewegungsvektordaten;

- parallele Ausgabe der einer zweiten Verarbeitungsperiode entsprechenden Bewegungsvektordaten;

- Verarbeitung der obenerwähnten Bewegungsvektordaten in der Weise, daß parallel erste, nicht verzögerte Bewegungsvektordaten und zweite, verzögerte Bewegungsvektordaten erhalten werden;

- Verarbeitung der Verzweigungsentscheidungsdaten der ersten und der zweiten Verarbeitungsperiode in der Weise, daß parallel und synchron mit den Bewegungsvektordaten erste, nicht verzögerte Verzweigungsentscheidungsdaten und verzögerte Verzweigungsentscheidungsdaten entsprechend den HD-MAC-Erfordernissen ausgegeben werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherung der digitalen Kontrolldaten in N + 1 Speichern erfolgt, die durch zyklische Permutation verwaltet werden, wobei sich einer der Speicher im Schreibmodus befindet, während sich die anderen Speicher im Lesemodus befinden.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß jeder Speicher eine Kapazität von wenigstens 6480 11-Bit-Wörtern aufweist.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Verzweigungsentscheidungsdaten und die Bewegungsvektordaten aus den unverzögerten (BD0) und den um 20 ms (BD4), 60 ms (BD2) bzw. 80 ms (BD1) verzögerten Verzweigungsentscheidungsdaten bzw. aus den unverzögerten (MV0) und den um 60 ms verzögerten (MV2) Bewegungsvektordaten bestehen.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die digitalen Kontrolldaten mit ihrer spezifischen Verzögerung und die Synchronisationsdaten über wenigstens einen seriellen Bus, der zwei 1-Bit-Signalleitungen aufweist, zu Verarbeitungsschaltungen übertragen werden.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß eine erste Leitung für die Übertragung der verzögerten Verzweigungsentscheidungsdaten (BD1, BD2, BD4) und von Synchronisationsdaten verwendet wird und die andere Leitung für die Übertragung der verzögerten Bewegungsvektordaten (MV2) verwendet wird.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Übertragungsfolge der ersten Leitung auf einer HDTV-Zeile (für hochauflösendes Fernsehen) basiert und ein spezifisches Wort, ein erstes Synchronisationswort, 90 Verzweigungsentscheidungswörter (BD), von denen jedes die um 80 ms (BD1), 60 ms (BD2) und 20 ms (BD4) verzögerten Verzweigungsentscheidungsdaten einschließt, ein zweites spezifisches Wort und ein zweites Synchronisationswort umfaßt.

8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß die unverzögerten Verzweigungsentscheidungsdaten (BD0) und unverzögerten Bewegungsvektordaten (MV0) über einen zweiten seriellen Bus, der zwei 1-Bit-Signalleitungen aufweist, zu den betreffenden Verarbeitungsschaltungen übertragen werden.

9. Gerät für die Realisierung des Verfahrens nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß es drei Speicher (RAM1, RAM2, RAM3) umfaßt, von denen jeder in der Lage ist, die zu einer Verarbeitungsperiode gehörenden digitalen Kontrolldaten zu speichern, eine Steuerschaltung (101) der Speicher, welche die digitalen Kontrolldaten (DATV) empfängt und die Speicher durch zyklische Permutation verwaltet, ein Zeitbasisgerät (102), das mit der Steuerschaltung verbunden ist und Synchronisationssignale erzeugt, eine Dekodiertabelle (103), die mit dem Ausgang der Steuerschaltung verbunden ist, eine Verriegelungsschaltung (104), die mit dem Ausgang der Dekodiertabelle verbunden ist, eine erste Adressenverarbeitungsschaltung (107), die mit dem Ausgang der Dekodiertabelle verbunden ist und parallel die Bewegungsvektordaten (MV) eines geradzahligen Halbbildes und eines ungeradzahligen Halbbildes, die einer ersten Verarbeitungsperiode entsprechen, liefert, eine zweite Adressenverarbeitungsschaltung (107'), die mit dem Ausgang der Verriegelungsschaltung (104) verbunden ist und parallel die Bewegungsvektordaten (MV) eines geradzahligen Halbbildes und eines ungeradzahligen Halbbildes, die einer zweiten Verarbeitungsperiode entsprechen, liefert, einen Multiplexer, der Bewegungsvektordaten (MV) empfängt, die von den zwei Adressenverarbeitungsschaltungen kommen, und parallel die unverzögerten (MV0) und um 60 ms verzögerten (MV2) Bewegungsvektordaten liefert, einen Multiplexer, der als Eingang von der Dekodiertabelle bzw. von der Verriegelungsschaltung die Verzweigungsentscheidungsdaten (BD) eines geradzahligen Halbbildes und eines ungeradzahligen Halbbildes empfängt, die den zwei aufeinanderfolgenden Verarbeitungsperioden entsprechen, und eine Verzögerungsschaltung (106), die mit dem Ausgang des Multiplexers verbunden ist und parallel die unverzögerten und die um 80, 60 bzw. 20 ms verzögerten Verzweigungsentscheidungsdaten (BD0, BD1, BD2und BD4) liefert.

10. Gerät nach Anspruch 9, dadurch gekennzeichnet, daß es außerdem eine Formatierungsschaltung für einen seriellen Bus umfaßt, die als Eingang die dekodierten unverzögerten (BD0) und die um 80 ms (BD1), 60 ms (BD2) und 20 ms (BD4) verzögerten Verzweigungsentscheidungsdaten und die dekodierten unverzögerten (MV0) und die um 60 ms verzögerten (MV2) Bewegungsvektordaten sowie die Synchronisationsinformationen empfängt und sie seriell an mindestens einen Bus schickt, der aus zwei Ein-Bit- Signalleitungen besteht.