DE69123785T2

DE69123785T2 - Synchronisierung eines digitalen Signals mit einer elastischen Speicherung

Info

Publication number: DE69123785T2
Application number: DE69123785T
Authority: DE
Inventors: Erik J Kramer
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1990-05-30
Filing date: 1991-05-21
Publication date: 1997-04-17
Anticipated expiration: 2011-05-22
Also published as: CA2036162C; JPH04233348A; DE69123785D1; EP0459686A2; US5119406A; KR0175662B1; EP0459686B1; JP2563691B2; CA2036162A1; KR910021068A; EP0459686A3

Description

Die vorliegende Erfindung betrifft eine Vorrichtung zur Synchronisierung eines Eingangsdatensignals mit einem Eingangstaktsignal auf ein neues Ausgangstaktsignal, um ein Ausgangadatensignal zu ergeben.
In digitalen übertragungssystemen ist es oft erforderlich, ein ankommendes Datensignal mit einem neuen Bezugstaktsignal zu synchronisieren. Typischerweise wird das ankommende Datensignal mit einem ersten Bezugstaktsignal synchronisiert und ein abgehendes Datensignal wird mit dem neuen Bezugstaktsignal synchronisiert. Obwohl das erste und das neue Bezugstaktsignal gewöhnlich dieselbe nominelle Rate aufweisen, neigen sie dazu, im Bezug aufeinander zu variieren. Sie weisen Eigenschaften wie Wandern, Jitter, Phasendifferenzen und dergleichen auf. Zur Minimierung der Auswirkungen dieser Eigenschaften sind typischerweise dynamische Speicheranordnungen eingesetzt worden. Diese dynamischen Speicheranordnungen erforderten irgendeinen Mechanismus, um Unterlauf und überlauf der Daten zu verhindern. Dahingehend wurde durch Einsetzen eines Phasendetektors die Trennung zwischen Schreibadresse und Leseadresse des dynamischen Speichers erreicht und zum Steuern der Rate benutzt, mit der die Daten aus dem dynamischen Speicher ausgelesen wurden. Ein solcher Mechanismus wird gewöhnlicherweise mit Stopfen bezeichnet.
In einigen digitalen übertragungssystemen gibt es jedoch sogenannte "Lücken" im ankommenden Datensignal. Das heißt, es gibt Teile des ankommenden Datensignals, die keine durch den dynamischen Speicher durchzuführende Informationen enthalten. Beispiele solcher digitalen übertragungssignale sind das Digitalsignal DS3, das Digitalsignal DS1, das Signal SONET STS1, das Signal SONET VT und dergleichen.
In einer typischen dynamischen Speicheranordnung wird die Schreibadresse nach Schreiben jedes Elements des ankommenden Datensignals erhöht. Wenn jedoch im ankommenden Datensignal eine oder mehrere Lücken erscheinen, wird die Erhöhung eines Schreibadreßzählers für das (die) Intervall(e) der einen oder mehreren Lücke(n) gesperrt.
Dieses Sperren des Schreibadreßzählers kann scheinbare "Sprünge" in der Trennung zwischen der Schreibadresse und Leseadresse des dynamischen Speichers verursachen, die wiederum ungewunschtes Stopfen bewirken können. Bei dem gewöhnlich zur Eliminierung des Problems des Springens der Schreib-Leseadressentrennung eingesetzten Verfahren wird ein erster dynamischer Speicher und zugehöriger Phasendetektor dazu benutzt, die Lücken im ankommenden Datensignal auszuglätten und das erste Bezugstaktsignal entsprechend einzustellen. Die glatten Datensignale und ein eingestelltes erstes Bezugstaktsignal werden dann einem zweiten synchronisierenden dynamischen Speicher und zugehörigen Phasendetektor zugeführt, der das gewünschte Datensignal ergibt, das mit dem neuen Bezugstaktsignal synchronisiert ist. Obwohl durch die Verwendung des zusätzlichen dynamischen Speichers und Phasendetektors das Problem gelöst wird, ist eine solche Lösung unerwünscht, da sie kostspielig zu implementieren ist. Zusätzlich führte die Verwendung des zusätzlichen dynamischen Glättungsspeichers eine unnotige Zeitverzögerung durch den Glättungsvorgang ein.
Nach der vorliegenden Erfindung ist eine Vorrichtung nach Anspruch 1 vorgesehen.
Es werden Probleme von Synchronisationsanordnungen mit dynamischen Speichern des Standes der Technik durch Einsetzen eines einzigen dynamischen Speichers und zugehörigen Phasendetektors und "Glätten" der dem Phasendetektor zugeführten Schreibadresse nach vorgeschriebenen Kriterien in Abhängigkeit von den "Lücken" im ankommenden Datensignal überwunden.
Insbesondere wird als Reaktion auf ein erstes Bezugstaktsignal eine Schreibadresse eines dynamischen Speichers erzeugt, die für die Dauer erkannter Lücken im ankommenden Datensignal nicht fortgeschaltet wird. Eine getrennte sogeldnnte gleichmäßige Schreibadresse wird ebenfalls vom ersten Bezugstaktsignal abgeleitet. Die Erhöhungsrate der gleichmäßigen Schreibadresse ist von der Dauer erkannter Lücken im und der Datenrate des ankommenden Datensignals abhängig. Diese gleichmäßige Schreibadresse wird dem Phasendetektor zugeführt. Als Reaktion auf ein örtlich erhaltenes Ausgangstaktsignal wird eine Leseadresse des dynamischen Speichers erzeugt und als Reaktion auf ein Schreib-Lese-Adreßtrennungs signal vom Phasendetektor eingestellt. Das Fortschalten der eingestellten Leseadresse wird während Zeiten gesperrt, wenn in das Ausgangsdatensignal vom dynamischen Speicher Lücken einzufügen sind. Die eingestellte Leseadresse wird auch dem Phasendetektor zugeführt. In einer Ausführungsform der Erfindung wird ein gewünschtes gleichmäßiges Schreibtaktsignal durch Erkennung der Dauer von mindestens einer Lücke in einem vorbestimmten Teil des ankommenden Datensignals und entsprechendes Teilen des ersten Bezugstaktsignals erhalten. Da zusätzlich mindestens eine in einen vorbestimmten Teil des abgehenden Datensignals einzufügende Lücke in einem vorbestimmten Verhältnis zu sogenannten Stopfentscheidungspunkten des abgehenden Datensignals positioniert ist, beeinflußt dies nicht das zur Zeit der Stopfentscheidungspunkte erzeugte Schreib-Lese-Adreßtrennungssignal. Fehlerhaftes Stopfen im Ausgangssignal wird infolgedessen vorteilhafterweise vermieden.

Kurze Beschreibung der Zeichnung

In der Zeichnung zeigt Figur 1 in vereinfachter Blockschaltbildform Einzelheiten einer Synchronisationsanordnung mit einer Ausführungsform der Erfindung.

Ausführliche Beschreibung

Figur 1 zeigt eine digitale Synchronisationsanordnung mit einer Ausführungsform der Erfindung. Demnach wird ein mit einem örtlichen Ausgangstaktsignal zu synchronisierendes digitales übertragungssignal von der Eingangsdatenquelle 101 dem Serien-Parallel-(S/P-)Umsetzer 102 zugeführt. Wie oben angedeutet, kann das ankommende Datensignal ein beliebiges einer Anzahl von digitalen übertragungssignalen mit Lücken in Daten sein, das dem dynamischen Speicher 103 zuzuführen ist. Als Beispiel, und nicht als den Umfang der Erfindung begrenzend auszulegen, wird ein Signal SONET STS1 angenommen, das dem dynamischen Speicher 103 in Byte, d.h. acht (8) parallelen Bit zugeführt wird. Dem Fachmann wird offensichtlich sein, daß das ankommende Datensignal dem dynamischen Speicher 103 auch inder Form serieller Bit zugeführt werden könnte. Wie bekannt ist, weist das Signal SONET STS1 eine übertragungsrate von 51,840 MBit/s auf und enthält einen Rahmen mit neun (9) Informationszeilen. Jede Zeile enthält 90 Informationsbyte, gewöhnlich mit 87 Byte von Nutzdaten, denen eine "Lücke" mit einer Dauer von drei (3) Byteintervallen vorangeht. Wenn jedoch das ankommende Datensignal beispielsweise mit einem zusätzlichen Byte von Nutzdaten "gestopft" worden ist, beträgt die Lückendauer nur zwei Byteintervalle. Gleichermaßen beträgt die Lückendauer vier Byteintervalle, wenn das ankommende Datensignal mit einem zusätz lichen Byte von Nichtnutzdaten "gestopft" worden ist. So kann im vorliegenden Beispiel die bestimmte Zeile des ankommenden Signals SONET STS1, die für Stopfen bestimmt ist, 87 Byte Nutzdaten und eine Lücke von drei (3) Byteintervallen oder 88 Byte Nutzdaten und eine Lücke von zwei (2) Byteintervallen oder 86 Byte Nutzdaten und eine Lücke von vier (4) Byteintervallen umfassen. Siehe beispielsweise den ANSI-Normenentwurf mit dem Titel "Digital Hierarchy - Optical Interface Rates and Formats Specifications (SONET)" (Digitale Hierarchie - Spezifikationen für Raten und Formate der optischen Schnittstelle (SONET)), vom Februar 1990 und ein Technical Advisory (Technisches Beratungsdokument) mit dem Titel "SONET Transport Systems: Common Generic Criteria" (Gemeinsame generische Kriterien für SONET-Transport systeme) TA-TSY-000253, Bell Communications Research, Februar 1989, aus denen Einzelheiten des Signals SONET STS1 und Stopfkriterien ersichtlich sind.
Der S/P-Umsetzer 102 setzt das serielle Eingangsdatensignal in parallele Byte mit acht (8) Bit um und führt die Byte einem Dateneingang des dynamischen Speichers 103 und der Lückendetektor- und Schreibsteuereinheit 104 zu. Von der Eingangstaktquelle 105 wird dem S/P-Umsetzer 102, Teiler 106 und glättungstaktgenerator 108 ein ankommendes Taktsignal zugeführt. Es wird darauf hingewiesen, daß der Takt für SONET STS1, 51,840 MHz beträgt und die Rahmensynchronisation 8 kHz beträgt. Vom Teiler 106 wird das Eingangstaktsignal durch acht (8) geteilt, um ein Eingangsbytetaktsignal von 6,480 MHz zu erhalten. Das Eingangsbytetaktsignal wiederum wird der Lückendetektor- und Schreibsteuerung 104 zugeführt und darin dem Zähler 107. Der Zähler 107 wird zur Erzeugung auf wohlbekannte Weise der Schreibadresse für den dynamischen Speicher 103 eingesetzt. Die Schreibadresse wird einem Schreib-(W-)Eingang des dynamischen Speichers 103 zugeführt. Es ist zu bemerken, daß ein ankommendes Rahmensynchronsignal auch zur Bezeichnung der STS1-Rahmen eingesetzt wird, aber aus Gründen der Darstellungsdeutlichkeit nicht gezeigt wird.
Die Lückendetektor- und Schreibsteuerung 104 wird zur Erkennung der Lücken im ankommenden Datensignal eingesetzt. Dies wird durch Erkennen der bestimmten Informationen an den vorbestimmten Lückenbytestellen realisiert. Diese Informationen zeigen auch an, ob die Stopfbytestellen Daten oder Nichtdaten enthalten. Einzelheiten über das Stopfen im STS1-Signal sind wiederum aus dem oben angeführten ANSI-Normenentwurf und Technical Advisory ersichtlich. Lückendetektor- und Schreibsteuerung 104 wirkt zur Sperrung des Zählers 107 gegen ein Fortschalten der Schreibadresse für sogenannte Lückenbyte und führt eine Darstellung der Anzahl von Byteintervallen in der Lücke, d.h. eine Lückenanzeige, in einer Zeile des STSL-Signals zum geglätteten Taktgenerator 108 und darin zum steuerbaren Teiler 109. Die Lückenanzeige ist ein erstes Steuersignal, das die Dauer der erkannten Lücke, d.h. die Anzahl von Byteintervallen in der Lücke, darstellt. Für das STSL-Signal reagiert der steuerbare Teiler 109 auf die Lückenanzeige, um den Eingangstakt von 51,840 MHz durch 90/88 zu teilen, wenn die Zeile des STS1-Signals eine Lücke von zwei (2) Byteintervallen Dauer aufweist (ein Lückenbyte enthält Nutzdaten), durch 90/87, wenn die Zeile des STS1-Signals eine Lücke der Dauer der gewöhnlichen drei (3) Byteintervalle aufweist und durch 90/86, wenn die Zeile des STS1- Signals eine Lücke von vier (4) Byteintervallen Dauer aufweist (in ein zusätzliches Lückenbyte sind Nicht-Daten eingestopft). Die geglättete Taktsignalausgabe vom steuerbaren Teiler 109 wird dem Teiler 110 zugeführt, der im vorliegenden Beispiel diese durch acht (8) teilt, um ein geglättetes Bytetaktsignal zu ergeben. Als Reaktion auf das geglättete Bytetaktsignal erzeugt der Zähler 111 eine geglättete Schreibadresse, die wiederum dem Phasendetektor 112 zugeführt wird. Es ist wichtig, zu bemerken, daß die geglättete Schreibadresse im wesentlichen gleichmäßig über die 90-Byte-Zeilenzeit verteilt ist und keine Lücken enthält. Das heißt, bei einer Zeile des STSL- Signals mit 88 Byte ankommender Nutzdaten, die dem dynamischen Speicher 103 zuzuführen sind, sind die entsprechenden vom Zähler 111 erzeugten 88 Schreibadressen gleichmäßig, das heißt ausgeglichen, über die 90-Byte-Zeilenzeit des STSL-Signals verteilt. Wenn die Zeile des STS1-Signals 87 Byte Nutzdaten enthält, sind die entsprechenden vom Zähler 111 erzeugten 87 Schreibadressen gleichmäßig über die 90-Byte-Zeilenzeit des STS1-Signals verteilt. Gleichermaßen sind, wenn die Zeile des STS1-Signals 86 Byte Nutzdaten enthält, die entsprechenden vom Zähler 111 erzeugten 86 Schreibadressen gleichmäßig über die 90-Byte-Zeilenzeit des STSL-Signals verteilt. Die dem Phasendetektor 112 zugeführten ausgeglichenen Schreibadressen enthalten daher keine Lücken, die sogenannte "Sprünge" in einem vom Phasendetektor 112 erzeugten Schreib-Lese-Adreßtrennungssignal verursachen w:irden. Das Schreib-Lese-Adreßtrennungssignal ist ein zweites Steuersignal, das den Versatz zwischen den ausgeglichenen Schreibadressen und den eingestellten Leseadressen darstellt. Es wird auch darauf hingewiesen, daß, da die vom Zähler 107 erzeugte Schreibadresse gegen ein Fortschalten gesperrt wird, wenn Lückenbyte erkannt werden, nur Nutzdaten in den dynamischen Speicher 103 geführt werden. Es sind diese Nutzdaten, die mit dem neuen Ausgangstaktsignal von der Ausgangstaktquelle 113 zu synchronisieren sind.
Dahingehend wird von der Ausgangstaktquelle 113 ein Ausgangstaktsignal erhalten. Im vorliegenden Beispiel ist das Ausgangstaktsignal auch der STSL-Signaltakt von 51,480 MHz und wird dem Teiler 114 und Parallel-Serien- P/S-Umsetzer 115 zugeführt. Im vorliegenden Beispiel teilt der Teiler 114 das Ausgangstaktsignal durch acht (8) zum Erzeugen eines Ausgangsbytetaktsignals von 6,480 MHz, das der Lesesteuerung 116 zugeführt wird. Die Lesesteuerung 116 enthält den Zähler 117 zum Erzeugen einer eingestellten Leseadresse, die wiederum einem Leseadressen-(R)Eingang des dynamischen Speichers 103 und dem Phasendetektor 112 zugeführt wird. Der Zähler 117 wird angesteuert, um gegen ein Fortschalten der Leseadresse gesperrt zu sein, wenn in den Ausgangdatenbyte von der Datenausgabe des dynamischen Speichers 103 Lückenbyte erscheinen sollen. Wie oben hinsichtlich der ankommenden Datenbyte angedeutet, werden normalerweise als Ausgabe vom dynamischen Speicher 103 87 Datenbyte zugeführt, denen eine Lücke von drei (3) Byteintervallendauer vorangeht, die durch Sperren des Zählers 117 gegen Fortschalten erhalten wird, um eine STS1-Signalzeile von 90 Byte zu bilden. Wenn jedoch bevorsteht, daß ein Datenüberlauf eintritt, d.h. im dynamischen Speicher 103 zu viele Daten sind, wird als Ausgabe in der STS1-Signalzeile ein zusätzliches Datenbyte geliefert, das dem Stopfen zugeordnet ist. Das heißt, als Ausgabe vom dynamischen Speicher 103 werden 88 Datenbyte geliefert, denen eine Lücke von zwei (2) Byteintervallendauer vorangeht, die durch entsprechendes Sperren des Zählers 117 gegen ein Fortschalten erhalten wird, um die dem Stopfen zugewiesene STS1-Signalzeile zu bilden. Gleichermaßen werden, wenn ein Datenunterlauf bevorsteht, das heißt, sich zuwenige Daten im dynamischen Speicher 103 befinden, 86 Datenbyte als Ausgabe vom dynamischen Speicher 103 geliefert, denen eine Lücke von vier (4) Byteintervallendauer vorangeht, die durch entsprechendes Sperren des Zählers 117 gegen ein Fortschalten erhalten wird, um die STS1-Signalzeile zu bilden, die dem Stopfen zugewiesen ist. Das heißt, in der dem Stopfen zugewiesenen STS1-Signalzeile ist ein zusätzliches Lückenbyte mit Nichtnutzdaten enthalten. Die Datenüberlauf- und Unterlaufzustände des dynamischen Speichers 103 werden durch Vergleich des Schreib-Leseadreßtrennungssignals vom Phasendetektor 112 mit vorbestimmten Schwellwerten auf gutbekannte Weise bestimmt. Es wird darauf hingewiesen, daß an vorbestimmten Punkten bezüglich der 90 Byte in der dem Stopfen zugewiesenen STS1-Signalzeile sogenannte Stopfentscheidungen getroffen werden. Wenn daher die Lücke in der dem Stopfen zugewiesenen STS1-Signalzeile eine strategishe Position relativ zu den Stopfentscheidungspunkten einnimt, wird die Lücke in der eingestellten Leseadresse das vom Phasendetektor 112 erzeugte Schreib- Leseadreßtrennungssignal an den Stopfentscheidungspunkten nicht beeinflussen. Dieses Ergebnis wird deshalb erhalten, da die geglättete Schreibadresse zum Zeitpunkt, wenn der Stopfentscheidungspunkt erreicht wird, die eingestellte Leseadresse schließlich einholen wird und da beim Treffen einer Stopfentscheidung das Schreib- Leseadreßtrennungssignal so lange nicht ausgewertet wird, das heißt, mit den vorbestimmten Schwellwerten verglichen wird, bis der Stopfentscheidungspunkt erreicht wird.
Die abgehenden Datenbyte vom dynamischen Speicher 103 werden dem Parallel-Serien-(P/S-)Umsetzer 115 zugeführt, der das gewünschte Ausgangsdatensignal mit der STS1-Signalrate von 51,480 MBit/s ergibt. Da dem P/S-Umsetzer 115 das 51,480-MHz-Ausgangstaktsignal zugeführt wird, wird im Ausgangsdatensignal eine Lücke mit einer Dauer gleich der Anzahl von Byteintervallen, für die die eingestellte Leseadresse gegen ein Fortschalten gesperrt wird, erscheinen.

Claims

1. Vorrichtung zur Synchronisierung eines Eingangsdatensignals mit einem Eingangstaktsignal auf ein neues Ausgangstaktsignal, um ein Ausgangsdatensignal zu ergeben, mit

einer Quelle eines Eingangsdatensignals (101);

einer Quelle eines Eingangstaktsignals (105);

einer Quelle eines Ausgangstaktsignals (113);

einem Phasendetektor (112); und

mit dem besagten Eingangsdatensignal, Schreibadressen und Leseadressen versorgten elastischen Speichermitteln (103) zum Abgeben von mit dem besagten Ausgangstaktsignal synchronisierten Daten als Ausgabe;

gekennzeichnet durch

Mittel (104) zum Erkennen von mindestens einem Spalt in einem vorbestimmten Teil eines vorbestimmten festen Zeitraums des besagten Eingangsdatensignals und zum Erzeugen eines ersten Steuersignals, das für die Dauer des besagten erkannten mindestens einen Spalts repräsentativ ist;

mit dem besagten Eingangstaktsignal versorgte und auf das besagte erste Steuersignal reagierende Mittel (104) zum Erzeugen der besagten Schreibadressen, wobei die besagten Mittel zum Erzeugen der besagten Schreibadressen Mittel (104, 107) zum Sperren des Fortschaltens der besagten Schreibadressen für die Anzahl von Bytezeiten im besagten mindestens einen Spalt enthalten;

mit dem besagten Eingangstaktsignal versorgte und auf das erste Steuersignal reagierende Mittel (108-111) zum Erzeugen von gleichmäßigen Schreibadressen, die gleichmäßig über die besagte vorbestimmte feste Zeitdauer des Eingangsdatensignals verteilt sind und zahlenmäßig in Abhängigkeit von der Dauer des erkannten mindestens einen Spalts variiert werden; und

mit dem besagten Ausgangstaktsignal versorgte und auf ein zweites Steuersignal reagierende Mittel (116) zum Erzeugen von eingestellten Leseadressen, die dem elastischen Speichermittel (103) als die Leseadressen zugeführt werden, wobei die besagten Mittel zum Erzeugen der besagten eingestellten Leseadressen auf besagtes zweites Steuersignal reagierende Mittel (116) zum Sperren des Fortschaltens der besagten eingestellten Leseadressen für die Dauer von mindestens einem Spalt, der in das besagte Ausgangsdatensignal einzublenden ist, enthalten, wobei die besagten Mittel (116) zum Sperren so gesteuert werden, daß der besagte mindestens eine Spalt in einen vorbestimmten Teil des besagten Ausgangsdatensignals eingeblendet wird, und wobei die besagten Mittel zum Erzeugen der besagten eingestellten Leseadressen Mittel zum Auswerten des besagten zweiten Steuersignals zu vorgeschriebenen Zeitpunkten während eines vorbestimmten Teils des besagten Ausgangsdatensignals enthalten, wobei die besagten Zeitpunkte in einem vorbestimmten Verhältnis dazu stehen, wo der besagte mindestens eine Spalt in den besagten vorbestimmten Teil des besagten Ausgangsdatensignals einzublenden ist;

wobei der Phasendetektor (112) mit den besagten gleichmäßigen Schreibadressen und den besagten einge stellten Leseadressen versorgt wird, um das besagte zweite Steuersignal zu erzeugen, das für die Trennung, d.h. den Versatz zwischen den besagten gleichmäßigen Schreibadressen und den besagten eingestellten Leseadressen repräsentativ ist.

2. Vorrichtung nach Anspruch 1, wobei die besagten Mittel (108) zum Erzeugen der besagten gleichmäßigen Schreibadressen auf das besagte erste Steuersignal reagierende steuerbare Teilermittel (109) zum Teilen des besagten Eingangstaktsignals um einen im Verhältnis zum besagten vorbestimmten Teil des besagten Eingangsdatensignals und der besagten Dauer des besagten erkannten mindestens einen Spalts stehenden Faktor zum Erhalten eines gleichmäßigen Taktsignals und mit dem besagten gleichmäßigen Taktsignal versorgte Mittel (111) zum Erzeugen der besagten gleichmäßigen Schreibadressen enthalten.

3. Vorrichtung nach Anspruch 2, wobei der besagte vorbestimmte Teil des besagten Eingangsdatensignals eine vorbestimmte Gesamtzahl von Byte enthält, die besagte Dauer des besagten mindestens einen Spalts ein oder mehrere Byteintervalle beträgt und der besagte Faktor ein Verhältnis der besagten Gesamtzahl von Byte über die besagte Gesamtzahl von Byte weniger die Anzahl von Byteintervallen im besagten mindestens einen Spalt ist.

4. Vorrichtung nach Anspruch 3, wobei die mit dem besagten gleichmäßigen Taktsignal versorgten besagten Mittel Mittel (110) zum Teilen des besagten gleichmäßigen Taktsignals durch eine vorbestimmte Nummer zum Erhalten eines gleichmäßigen Bytetaktsignals und mit dem besagten gleichmäßigen Bytetaktsignal versorgte Zählermittel (111) zum Erzeugen der besagten gleichmäßigen Schreibadressen enthalten.

5. Vorrichtung nach Anspruch 2, wobei der besagte erkannte mindestens eine Spalt eine Dauer von einem oder mehreren Byteintervallen aufweist, die besagten Mittel zum Erzeugen der besagten Schreibadressen Mittel (106) zum Teilen des besagten Eingangstaktsignals durch eine vorbestimmte Nummer zum Erhalten eines Eingangsbytetakt signals und mit dem besagten Eingangsbytetaktsignal versorgte Zählermittel (107) zum Erzeugen der besagten Schreibadressen enthalten, und besagte Mittel (104) zum Sperren das Fortschalten der besagten Zählermittel für die besagte Dauer des besagten erkannten mindestens einen Spalts sperren.

6. Vorrichtung nach Anspruch 5, wobei der in das besagte Ausgangsdatensignal einzublendende besagte mindestens eine Spalt eine Dauer von einem oder mehreren Byteintervallen aufweist, die besagten Mittel (116) zum Erzeugen der besagten eingestellten Leseadressen Mittel (114) zum Teilen des besagten Ausgangstaktsignals zum Erhalten eines Ausgangsbytetaktsignals und mit dem besagten Ausgangsbytetaktsignal versorgte Zählermittel (117) zum Erzeugen der besagten eingestellten Leseadressen enthalten, und besagte Mittel (116) zum Sperren das Fortschalten der besagten Zählermittel (117) für die besagte Dauer von mindestens einem in das besagte Ausgangsdatensignal einzublendenden Spalt sperren.

7. Vorrichtung nach Anspruch 6, wobei das Eingangsdatensignal eine serielle Form aufweist und Serien- Parallelwandlermittel (102) zum Umwandeln des besagten Eingangsdatensignals von serieller Form in parallele Byte, die als Eingabe in das besagte elastische Speichermittel (103) abgegeben werden, bereitgestellt werden.

8. Vorrichtung nach Anspruch 7, wobei das besagte Ausgangsdatensignal in paralleler Byteform aus dem elastischen Speichermittel (103) ausgelesen wird und Parallel-Serienwandlermittel (115) zum Umwandeln der parallelen Byte des aus dem besagten elastischen Speichermittel (103) ausgelesenen Ausgangsdatensignals in Serienform bereitgestellt werden.

9. Vorrichtung nach Anspruch 6, wobei das besagte Eingangsdatensignal ein SONET-STS1-Signal ist, das besagte vorbestimmte feste Intervall des besagten Eingangsdatensignals eine STS1-Signalzeile mit 90 Byte ist und das besagte Eingangstaktsignal ein STSL-Taktsignal ist.

10. Vorrichtung nach Anspruch 9, wobei das besagte Ausgangsdatensignal ein SONET-STS1-Signal ist, das besagte vorbestimmte feste Intervall des besagten Ausgangsdatensignals eine STS1-Signalzeile mit 90 Byte ist und das besagte Ausgangstaktsignal ein STS1-Taktsignal ist.