JPH0648589B2

JPH0648589B2 - 情報記憶サブシステム用の非同期データ・チャネル

Info

Publication number: JPH0648589B2
Application number: JP1503581A
Authority: JP
Inventors: ワード、トーマス・ジエームズ・クリストフアー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-02-16
Filing date: 1989-02-16
Publication date: 1994-06-22
Anticipated expiration: 2009-06-22
Also published as: EP0409861A1; WO1990009664A1; US5420893A; JPH03502616A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、一般に非同期データ・チャネル及びそのよう
なチャネル中で非同期データ信号を発生し検出する方法
に関し、より具体的には、そのようなデータ・チャネル
を含む移動媒体タイプの情報記憶サブシステムに関する
ものである。

［発明の背景技術］ディスク記憶サブシステムでは、ディスク上の情報を運
ぶ共心のトラックが、通常２つの方法のどちらか１つで
フォーマットされる。固定ブロック・アーキテクチャで
は、情報は固定長データ・フィールドに記憶され、その
前に固定長識別子（ＩＤ）フィールドが付く。カウント
・キー・データ（ＣＫＤ）アーキテクチャでは、情報は
可変長データ・フィールドに記憶され、その前にデータ
・フィールドを識別するキー・フィールドと、その長さ
を指定するカウント・フィールドが付く。どちらの場合
も、各フィールドは、制御情報を含むギャップで分離さ
れている。

各フィールド内のデータは同期しているが、連続したフ
ィールドが互いに完全に同期していることは保証されな
い。したがって、ギャップ領域内の情報には、後続のフ
ィールドを読み書きする回路を同期させるための同期情
報が含まれる。

一般に、同期情報は、「ビット同期」情報と「バイト同
期」情報という２種のタイプのものがある。ビット同期
情報の目的はデータをラッチし復号することができるよ
うに、位相ロック発振器（ＰＬＯ）を後続フィールドの
ビット速度に同期させることである。バイト同期フィー
ルド情報の目的は、直列化／並列化装置（Serdes）中の
データ・レジスタを後続フィールド中のバイト境界と同
期させることである。

この従来技術の一例は、ＩＢＭ３３１０直接アクセス記
憶装置であり、これは固定ブロック・アーキテクチャで
フォーマットされたディスク・ファイルを使用してい
る。ディスク・ファイルで、ＩＤフィールド及びデータ
・フィールドの前のギャップには、（クロック情報を含
むようにコーディングされた）最高１６バイトまでの論
理ゼロを含む「リード・イン」フィールドが含まれてい
る。これは、読取り回路または書込み回路のクロックを
データ・フィールド内のデータのビット伝送速度と同期
させるために使われるビット同期情報である。その後
に、非ゼロの８ビット同期バイトが続き、これは２進値
０００００００１に復号される。リング・カウンタを使
って、データ・フィールド内の直列データを、同期バイ
トの最下位ビットと同期した８ビット・バイトに区分す
る。

同期バイトの１つの“１”ビットを復号する際にエラー
が発生し、したがって後続のフィールドと正しく同期し
ない可能性があるため、同期バイト自体が反復されたよ
り複雑な同期パターンも使用されている。こうした同期
バイト用にもっと複雑な「ソフト」復号論理を使用する
こともでき、これは限られた数の誤ったビットに対して
許容性がある。

ＩＢＭ３３１０直接アクセス記憶装置では、比較的簡単
なＭＦＭ（修正周波数変調）データ・コーディング方を
使用している。最近のディスク記憶装置は、２，７ＲＬ
Ｌ（ランレングス制限）コードを使用しているが、やは
り同様の問題がある。Ｒ．Ｅ．ジェンキンス（Jenkin
s）の論文「１Ｆ／２Ｆ位相合せシステム（1F/2F Phase
Alignment System）」、ＩＢＭテクニカル・ディスク
ロージャ・ブルテン、Ｖｏｌ．２３、No.１、１９８０
年６月、ｐ．３１８には、２バイトにわたって記録され
たビット同期情報が正しく復号されるかどうか検査する
ことにより、２，７ＲＬＬチャネルにおける１Ｆクロッ
クと２Ｆクロックの位相を合わせる技術が開示されてい
る。

部分応答最尤（ＰＲＭＬ）タイプのチャネルでもバイト
の同期化が必要である。この種のチャネルは遠隔通信の
分野で周知であり、情報記憶サブシステムのデータ・チ
ャネル用のものも提案されている。情報記憶用のＰＲＭ
Ｌチャネルは、米国特許第４５７１７３４号明細書に記
載されている。こうしたチャネルはヴィテルビ・チャネ
ルとも呼ばれているが、このチャネルでは、読戻し信号
を等化してサンプリングできる標準化された形にしなけ
ればならない。そうする必要があるのは、サンプリング
されディジタル化されたアナログ読戻し信号が保護され
る、最尤ディジタル信号列をＰＲＭＬデコーダで指定で
きるようにするためである。信号列中のデータ・フィー
ルド間のギャップに、一連の「トレーニング」バイトを
含めることによって、この等化を適応型のものにするこ
とが知られている。典型的な場合、この等化パターン
は、できるだけ変動の幅が広い周波数成分をもつ反復パ
ターンとなる。

バイトまたは「フレーム」または「ワード」の同期化の
問題は、英国特許第１４７８７３６号、英国特許第２１
２３６５４Ａ号、欧州特許第０１３９５１１Ａ２号、欧
州特許第０２０８５３７Ａ２号の各明細書に記載されて
いるＰＲＭＬチャネルでも生じる。これらの特許や特許
出願に記載されているＰＲＭＬチャネルは、遠隔通信用
に使用される。特別にコーディングしたフレーム同期信
号の使用も考案されているが、記載されている手法は、
そうではなく、ヴィテルビ・デコーダで計算した「分岐
メトリック」を比較することによってフレームの同期を
実現し維持しようとするものである。それが所定のしき
い値と異なる場合は、同期が失われたことになり、位相
合せを行なう。この手法はデータとインタリーブしたフ
レームまたはバイト同期情報が不要になる可能性がある
が、その代償として、デコーダが同期外れになったとき
正しく復号が行なわれなくなる期間が時々生じる。した
がって、データを非同期フィールドに分割し、その前に
それ自体の同期情報を付ける手法は、信頼性が低くな
る。

したがって、従来技術は、データ伝送のオーバヘッドが
増すことを代償に信頼性を確保するものである。ディジ
タル・コード化された音声伝送ではこのことは問題にな
らないかもしれないが、ディジタル・データが壊れては
ならない応用分野では、それは全く受け入れられない。

［発明の開示］したがって、本発明は、データ・フィールド内でビット
伝送速度周波数で同期するデータ・フィールドが、ビッ
ト伝送速度周波数の第１の部分倍数で反復する第１のパ
ターンの制御信号と、ビット伝送速度周波数が第２の部
分倍数で反復する第２のパターンの制御信号とを含む調
節領域で分離されるという、非同期信号を検出するため
の手段と、前記第１パターンから前記第１部分倍数周波
数の第１のクロック信号を誘導する手段と、前記第２パ
ターンから前記第２部分倍数周波数の第２のクロック信
号を誘導する手段と、前記第１クロック信号と第２クロ
ック信号の位相の一致を検出して、前記の一致の検出に
対して固定した時間関係で、データ・フィールドの開始
を示す同期信号を生成する手段とを含む、非同期データ
・チャネルを提供する。

データ・フィールドの開始の指示は、従来技術で生成さ
れる、バイト同期、フレーム同期、またはワード同期信
号に相当する。しかし、バイトのビット・パターンの比
較ではなく位相の一致によりこの信号を生成するので、
従来技術の手法に比べて簡単で信頼性が高くなる。

本発明が特に有用なチャネルは、非同期信号をサンプリ
ングする手段と、サンプリングした非同期信号をその制
御入力端に供給される調節信号に応じて等化する適応等
化器と、等化器の出力から非同期信号を発生した可能性
の最も高い２進シーケンスを出力する最尤指定機構とを
含む、部分応答最尤タイプのチャネルで、特に有用であ
る。このようなチャネルでは、本発明は、上記第２のパ
ターンの制御信号からの等化器出力に応答して、そのよ
うな調節信号を発生し、それを前記等化器の制御入力端
に印加するための調節手段を設けることが好ましい。

この配置構成の利点は、別に（専用の）バイト同期情報
を設ける必要がないことである。その代り、データ・フ
ィールドの始めを示すための位相情報を、適応等化器の
既存のトレーニング情報に組み込む。

好ましい配置構成では、第１クロック信号を誘導する手
段が、前記第１のパターンの制御信号の位相にロックす
るように配置された位相ロック発振器を含み、第２クロ
ック信号を誘導する手段がクロック式リング・カウンタ
を含む。

さらに、第２クロック信号を誘導する手段が、前記第２
パターンの制御信号を認識するためのパターン認識機構
を含み、リング・カウンタの出力を前記第２パターンと
同期させるため、その出力を、前記リング・カウンタの
入力として接続することが好ましい。

この配置構成では、チャネルは、リング・カウンタの出
力と一致する前記第２パターンの制御信号がその後所定
の回数だけ認識されたのに応答して、パターン認識機構
からのそれ以上の出力を阻止する阻止手段を含むことが
好ましい。

本発明は、たとえば遠隔通信の分野などどんなデータ・
チャネルにも適用できるが、本発明の主な適用分野は、
外部システムとの間でデータをやりとりするためのイン
タフェース手段と、上記に開示したようなデータ・チャ
ネルとを含む、移動媒体タイプの情報記憶サブシステム
である。このデータ・チャネルは移動情報記憶媒体を含
み、前記検出手段は、記憶媒体の移動中にそこから情報
を読み取り、またはそこに情報を書き込むための変換手
段を含む。

このような情報記憶サブシステムは、たとえば磁気ディ
スクまたは光ディスク記憶サブシステムあるいは磁気テ
ープ・サブシステムでよい。

本発明によるこのような情報記憶サブシステムにおい
て、インタフェース手段は、前記外部システムからのデ
ータを、データ部分と調節部分を交互に含む直列データ
列に分割するフォーマット化手段を含むことが好まし
く、データ・チャネルは、直列データ列に応答して、対
応する非同期信号を発生する書込み回路を含む。この非
同期信号は、前記ビット伝送速度周波数で同期し、第１
及び第２のパターンの制御信号を確認する調節信号で分
離されている。この第１のパターンはビット伝送速度周
波数の第１の部分倍数で反復し、第２のパターンはビッ
ト伝送速度周波数の第２の部分倍数で反復し、第１パタ
ーンと第２パターンの位相関係は、第２パターンの終り
に、後続のデータ信号の始めを示す位相一致を生成する
ような関係である。

前記の概念に関連して、本発明はまた、その内部ではデ
ータが所定のビット伝送速度周波数で同期する、調節領
域で分離されたデータ・フィールドを含む非同期データ
信号を発生する方法も提供する。この方法は、調節領域
中に、前記所定のビット伝送速度周波数で第１及び第２
の制御信号パターンを逐次発生し、第１パターンはビッ
ト伝送速度周波数の第１の部分倍数で反復し、第２パタ
ーンはビット伝送速度周波数の第２の部分倍数で反復
し、第１と第２のパターンの位相関係が、第２のパター
ンの終りに位相の一致を生じるようなものであり、前記
の位相の一致によって決定される時間から開始して、前
記ビット伝送速度周波数で後続のデータ・フィールドを
書き込むことを含む。

本発明はまた、それと概念上関連する、前記の方法によ
って発生した非同期信号中のデータを検出する方法をも
提供する。この方法は、前記第１制御信号パターンから
前記第１の部分倍数周波数の第１クロック信号を誘導す
るステップと、前記第２制御信号パターンから前記第２
の部分倍数周波数で第２のクロック信号を誘導するステ
ップと、データ・フィールドの始めを示す、前記第１と
第２の制御信号の位相の一致を検出し、その後の処理の
ために前記データ・フィールド中の信号を前記制御信号
から分離するステップを含む。

本発明による装置に対応して、好ましい検出方法は、非
同期信号をサンプリングするステップと、信号サンプル
を等化するステップと、前記第２の制御信号パターンに
対応して等化されたサンプルをフィードバックするステ
ップと、前記フィードバック・サンプルに応じて前記等
化ステップを適応調節するステップと、適応等化された
サンプルを最尤シーケンス指定機構に印加するステップ
を含む。

以上のことから理解されるように、本発明は関連するい
くつかの概念を含むが、必ずしもそのすべてが１つの装
置内に存在する必要はない。たとえば、遠隔通信の分野
では、本発明に基づいて生成される非同期データの送信
機は、本発明に基づいてデータを検出する非同期データ
の受信機とは全く別に製造し販売される。

また本発明による情報記憶サブシステムのすべてが、非
同期データの生成と検出の両方を行なう必要はない。そ
れは、たとえばある種の光記憶装置などの読取り専用サ
ブシステムか、それとも大部分の磁気ディスク記憶シス
テムや磁気テープ記憶システムのように情報の読取りも
書込みもできるものかによって決まる。

次に、図面を参照して、本発明の例示的説明を行なう。

［図面の簡単な説明］第１図は、ディスク・ファイル用のＰＲＭＬデータ・チ
ャネルの概略構成図である。

第２図は、第１図のチャネル中の読戻し波形のサンプリ
ング及び復号を示す図である。

第３図は、第１図のチャネル中の事前コード化機能を示
す図である。

第４図は、本発明による非同期データ・チャネルを組み
込んだディスク記憶サブシステムの概略構成図である。

第５図は、第６図のデータ・チャネルのＰＲＭＬチャネ
ル回路を形成する部分の詳細構成図である。

第６図は、第４図のサブシステムで使用するデータ・ト
ラック・フォーマットを示す図である。

第７図は、第５図の回路で使用するビット伝送速度同期
波形を示す図である。

第８図は、第５図の回路で使用するディジタル等化回路
の概略図である。

第９図は、第６図のデータ・チャネルの読取り論理回路
を形成する部分を示す図である。

第１０図は、第９図の読取り論理回路で生じる波形を示
す図である。

第１１図は、第６図のデータ・チャネルの書込み論理回
路を形成する部分を示す図である。

第１２図は、第１１図の書込み論理回路で生じる波形を
示す図である。

［実施例］これから説明する本発明による非同期データ・チャネル
の具体例は、磁気ディスク記憶サブシステムで使用され
る、いわゆる部分応答最尤（ＰＲＭＬ）チャネルであ
る。本発明の実際の実施態様について述べる前に、ディ
スク・ファイルＰＲＭＬサブシステムについて一般的に
説明する。

ＰＲＭＬデータ経路を第１図に示す。この図は、磁気変
換ヘッドを用いた従来型の磁気ディスクへのデータの記
録及び磁気ディスクからのデータの読戻しを示したもの
である。ヘッドとディスクの組合せを概略的にブロック
１０で示す。

ブロック１０より右側の経路は書込み（記録）データ経
路であり、外部データ処理装置とのサブシステム・イン
タフェースから入力端１１でＮＲＺＯ形のデータを受け
取る。ヘッドとディスクより右側の経路は読取りデータ
経路で、出力端１２でインタフェースにＮＲＺ１形のデ
ータを送り戻す。

ＰＲＭＬデータ経路の心臓部は、ヴィテルビ・デコーダ
１３である。これは既知の最尤シーケンス指定機構であ
り、入力アナログ波形をディジタル化したサンプルに応
答して、その波形を発生した可能性の最も高い２進シー
ケンスを決定する。この指定機構は、そのために、サン
プリングした時点でのエラーの平方の和を最小にする。
これは、あるパターン（たとえば＋１，Ｘ，＋１）が不
可能であるとの磁気的制約に従って、３つの３進値（＋
１、０、−１）の１つをとるはずである。

理想的なＰＲＭＬアナログ波形の例３０を第２図に示
す。この図には、３つの３進レベルが示されている。実
際にサンプリングされる値は、読戻し信号の振幅変動と
サンプリング時点に対する時間シフトの結果、理想とは
違ってくることは明らかである。第２図に示すように、
ヴィテルビ・アルゴリズムの出力は２進波形（コード化
された読取りデータ）であり、もっとも尤が大きいと決
定された３進波形のｔ１値が１で置換される。

使用する特定のヴィテルビ・アルゴリズムが働くには、
入力ＮＲＺＯデータがコード化されたとき、エンコーダ
１４によるある種の制約条件を満足することが必要であ
る。エンコーダ１４は入力されたＮＲＺＯデータ・スト
リームを（０，４／４）８／９比ラン・レングス制限コ
ードに変換する。（０，４／４）制約は、連続する１の
間の連続する０の最小数と最大数を定義するものであ
る。すなわち、０の最小数は０個であり、連続する０の
最大数は４である。２番目の４は、偶数ビットのセット
内及び奇数ビットのセット内で連続する１の間の０の最
大数を示し、やはり４である。エンコーダ１４は、８入
力ビットごとに９つのコード化ビットを生成する。した
がって、このコードの比は８／９である。

読戻し処理中の実際のヘッド／ディスク・インタフェー
スの伝達関数のために、コード化ビット・ストリームを
プレコーダ１５でさらに事前コード化する必要がある。
読戻し信号３１と書込み信号３２の関係を第３図に示す
が、図を見るとわかるように、それは演算１−Ｄ²で表
される。ただし、Ｄ²は１でない最終ビットの値であ
る。プレコーダ１５の機能は、この演算の逆１／（１−
Ｄ²）をエンコーダ１４からのビット・ストリームに印
加して、読戻し信号が（０、４／４）コード化データと
正しく対応するようにさせることである。

事前コード化の後、書込み回路１６は、コード化され事
前コード化されたデータ書込み論理信号を、選択した磁
気ヘッドに印加される適切な２段式駆動電流に変換す
る。

読戻しデータ経路では、読戻しアナログ信号が通常のア
ナログ等化器１７を通過してから、アナログ／ディジタ
ル変換器１８によってサンプリングされ、ディジタル化
される。最尤シーケンス指定機構の正確さは、シーケン
ス指定機構１３への入力が、読戻し状態での変更にかか
わらずできるだけ標準的であるかどうかによる。このた
め、ディジタル化したサンプル値を、指定機構１３に印
加する前に等化する、別のディジタル等化器１９が設け
られている。この等化器及びその動作については、後で
第８図に関して詳しく説明する。

最後に、まだコード化されたままの指定機構からの読取
りデータが、（０，４／４）デコーダ２０でＮＲＺ１形
に復号されて、システム・インタフェースに送り返され
る。

本発明を記述するには、ヴィテルビ・アルゴリズムの完
全な説明は不要である。ただし、同じエンコーダとプレ
コーダを使用した完全な説明は、米国特許第４５７１７
３４号明細書に出している。

以上ＰＲＭＬデータ・チャネルの動作について一般的に
説明したが、第４図に、磁気ディスク記憶サブシステム
におけるＰＲＭＬデータ・チャネルの主要回路構成要
素、及び関連するインタフェースを概略的に示す。基本
的に、データ・バッファ４０で緩衝記憶された上位シス
テムからの並列ＮＲＺＯデータと、ディスク制御装置４
１からの追加の制御データが、バス４２を介してＰＲＭ
Ｌデータ・チャネルとの間で直列ＮＲＺＯ信号として転
送される。ＰＲＭＬデータ・チャネルは、２つのチップ
４３と４４から構成される。チップ４３はＰＲＭＬチャ
ネル・チップと呼ばれ、第１図を参照すると、等化器、
ＡＤＣ、及びシーケンス指定機構の各構成要素を含んで
いる。チップ４４はＰＲＭＬチャネル制御チップと呼ば
れ、エンコーダ、デコーダ、プレコーダを含み、後述の
様々な制御機能を実行する。第１図の書込み回路１６
は、電子回路モジュール４５の一部であり、モジュール
４５は物理的に磁気ヘッド支持アーム上にあり、ヘッド
６０などの選択されたヘッドに書込み電流を供給し、そ
のヘッドからの読取り電圧を事前増幅する。

データ・バッファ４０はバッファ・マネージャ４６に接
続され、バッファ・マネージャ４６はインタフェース・
チップ４７及びディスク制御チップ４１とあいまって、
ＳＣＳＩ（小型コンピュータ・システム・インタフェー
ス）を形成する。このＳＣＳＩインタフェースはＡＮＳ
ＩＸ３．１３１−１９８６号標準に合致するものであ
り、３個のチップ４１、４６、４７はウェスタン・ディ
ジタル社（Western Digital Corp.）から市販されてい
る（部品番号ＷＤ１０Ｃ００、ＷＤ６０Ｃ４０、ＷＤ３
３Ｃ９３）。この３個のチップは、マイクロプロセッサ
４８と連動し、それによってインタフェース・チップ４
７に供給されたコマンドに応答するように制御される。
それらのコマンドはＳＣＳＩ標準で定義されており、デ
ィスク・ファイルからデータを読み取り、またはディス
ク・ファイルにデータを書き込み、そのデータを関連す
る制御信号と一緒にバス４２上に転送するコマンドが含
まれる。

ＰＲＭＬチャネル・チップ４３の構成図を、第５図に示
す。その全体構造及び動作は次の通りである。

ヘッド６０（第４図）からの読戻し信号はＡＥモジュー
ル４５で増幅され、可変利得増幅器（ＶＧＡ）１００に
入力される。ＶＧＡ１００の示差出力はオフチップ低域
フィルタ１０１に押し込まれ、次いでバッファ１０３で
緩衝記憶される。このバッファの出力は次に「ノッチ」
フィルタ１０４に押し込まれる。フィルタ１０４は第２
のバッファ１０５を駆動する。この最終バッファ段は、
「全域」フィルタ１０６に入力を供給する。フィルタ１
０６は、他のフィルタ・セクションによって起こされた
位相シフトを復元するのに使用される。次にこのフィル
タの出力が、バッファ１０７を介してフラッシュ・アナ
ログ／ディジタル変換器１１０に供給される。この信号
が次にフラッシュ・アナログ／ディジタル変換器によっ
てサンプリングされ、サンプル値がラッチ１１１でラッ
チされて、エンコーダ１１２で６ビット・ワードにコー
ド化される。このディスク信号のディジタル表現が、次
にディジタル余弦等化器１１３にパスされる。エラー検
出器１１４と積分器１１５からなるフィードバック・ル
ープによって、等化器１１３は適応型になっている。

等化の後、ヴィテルビ検出器１２０が、１と０のどちら
が存在するかを繰返し判定する。検出器１２０は、２進
検出に関する判定を絶えず更新する。隣接ビットによる
干渉のために、検出器１２０は連続的に新しいサンプル
を取り、読み取ろうとしている実際のビット・パターン
の古い推定値を更新しなければならない。ヴィテルビ検
出器１２０の出力は、コード化読取りデータ信号であ
り、これがこのモジュールの主データ出力である。

アナログ／ディジタル・コード化出力は、利得論理回路
１２１、１２２及び周波数論理回路１２３、１２４にも
パスされる。これらの論理回路は、獲得モード及び追跡
モードで必要なタイミングと利得の訂正を決定する。２
つの主制御ループが、正確にデータを検出し、刻時を同
期させるために使用される。２つの６ビット・ワード
が、周波数ディジタル／アナログ変換器１２６及び利得
ディジタル／アナログ変換器１２５を駆動するこれらの
制御ブロックから出力される。利得ディジタル／アナロ
グ変換器１２５は外部コンデンサを駆動する。この外部
コンデンサの電圧は単位利得増幅器によって緩衝され、
続いてＶＧＡ回路１００にフィードバックされる。エン
ベロープ検出器ブロック１２８を利得制御ループに切り
換えて、チャネルが読取りや書込みを行なっていないと
き、チャネルに利得情報を供給することができる。

周波数ディジタル／アナログ変換器１２６の出力は、フ
ィルタ１２９を駆動する。この電圧は、続いてトランス
コンダクタンス回路１３０で緩衝される。回路１３０の
出力電流が、ＶＣＯ１４０に供給されて、位相ロック・
ループを形成する。どちらのディジタル／アナログ変換
器も、出力電力を増幅する高速同期モードをもつ。この
高電流モードは、ロックオン中に使用される。外部抵抗
が、両方のディジタル／アナログ変換器からＤＡＣ電流
選択回路１３１を介して、「正常」ＬＳＢ電流と「高速
同期」ＬＳＢ電流をセットする。ＶＣＯバッファ１４０
も２個の外部抵抗を有し、それらはＶＣＯのループ利得
及び中央周波数を決定する。

このモジュール用のクロックは、読取り動作中にＶＣＯ
１４０によって生成される。ＶＣＯは、データと整列す
るように連続して自己を調節する。非読取り状態のとき
は端子１４１に外部水晶クロックが供給され、３６０度
位相検出器１４２が、ＶＣＯをロックオン近くに保つた
め、周波数ディジタル／アナログ変換器１２６を駆動す
る。次の読取りサイクルで、ＶＣＯはすぐにロックオン
を獲得することができる。このモジュールは、５４ＭＨ
ｚのＶＣＯ周波数で走行するように設計されている。Ｖ
ＣＯが５４ＭＨｚで走行するとき、クロック生成論理回
路１４３は２分割を行ない、出力１４４に２７ＭＨｚの
コード化ビット伝送速度クロックを生成する。クロック
生成論理回路１４３はチップ用の主クロックを制御す
る。

マイクロプロセッサからの外部信号−「チャネル読取ゲ
ート」によって、モジュールは読取り動作に入る。別の
信号−「チャネル書込みゲート」は、ファイル書込み動
作に関するあるチャネル機能を制御するのに使用され
る。書込み動作中は、データが無効なので、ＶＧＡ、利
得バッファ、直流復元機能及びエンベロープ検出器機能
は遮断される。

シーケンス制御装置１５０は、チップのアナログ・セク
ションへの制御線の状態を決定する。シーケンス制御装
置１５０によって発生される「獲得成功」信号は正常読
取り動作中に、データが同期フィールドでロックオンさ
れており、端子１５１でチップから出力されるとき、高
レベルになる。

このモジュールは、書込みデータ遷移をわずかにシフト
させるための、ディジタル・プログラム可能書込み事前
補償回路１６０をも備えている。書込みデータが、端子
１６１で書込み制御回路１６２に入力される。事前補償
値はテスト・ポート制御機構／メモリ１６３を介して入
力される。外部抵抗によって回路１６０における事前補
償スキューの最大量が設定される。この最大事前補償値
は、８つの離散値に分解され、モジュール内部で３ビッ
トでプログラミングされる。事前補償された書込みデー
タは、端子１６４でモジュールから示差的に出る。

ＤＡＣ制御書込み電流源１６５もこのモジュールの特徴
である。この端子１６６の出力電流の値は、テスト・ポ
ートによって選択された４ビットによって制御される。
外部抵抗によって、ベース増分電流が決まる。

本発明に属するＰＲＭＬチャネルの諸態様を説明するに
は、ディスク・トラックのフォーマットを考える必要が
ある。このフォーマットは、第６図に示してある。

このフォーマットは固定ブロック形式と呼ばれ、短い固
定長識別子またはＩＤフィールドが前についた固定長デ
ータ・フィールドにデータが記録される。ＩＤフィール
ド２００は、長さ６バイトの一義的識別子２０１と、そ
の後に続く２バイトのＣＲＣ（循環冗長検査）バイト２
０２を含む。識別子２０１は、その後に続くデータ・フ
ィールド２１０のあるデータの表面セクタ番号を一義的
に識別する。識別子は通常、読取り動作または書込み動
作が行なわれる前に、ヘッドが正しいセクタ上にあるこ
とを確認するために読み取られる。

データ・フィールドでは、データは通常５１２バイトま
たは５２０バイトのユーザ・データ領域２１１に記憶さ
れる。その後に、データ内のある種のエラーを検出し訂
正するための６バイトのＥＣＣ（エラー検査／訂正）バ
イト２１２が続く。

ＰＲＭＬチャネルは、すべての磁気記録チャネルと同様
に、ＩＤ及びユーザ・データを検出しラッチし復号する
のに使われる刻時回路を各フィールドの前で同期させな
ければならない程度に非同期である。そうするために、
各フィールドの可変情報を含む部分の前に同期情報をつ
けなければならない。その場合は、ＩＤフィールドでも
データ・フィールドでも、これは１２バイトの同期ビッ
ト２０３、２１３と、それに続いて追加の同期領域２０
４、２１４の後の５バイトのトレーニング・バイト２０
５、２１５とからなる。トレーニング・バイトは、ディ
ジタル適応等化器１１３（第５図）にトレーニング情報
を提供し、かつタイミング情報も提供するという２重の
目的をもつ。このタイミング情報は、同期ビット情報と
共に、ＩＤ２０１あるいはユーザ・データ２１１のどち
らか該当するものの開始に対応する「バイト同期」状態
を定義する。

同期ビット・パターンは、ヴィテルビ・デコーダ１２０
（第５図）によって、連続する一連の１として復号され
る。しかし、ディジタル余弦等化器１１３での等化後に
ディスクから読み戻される信号は、実際には、第７図に
示すような正弦波の３進等化物であるシーケンス＋１、
＋１、−１、−１の４ビット反復３進パターンである。
このパターンは、３進値から検出できる４つの位相をも
つが、その出力が純粋に２進的であるヴィテルビ検出処
理では失われる。タイミング・エラー回路１２４（第５
図）が、等化器１１３からの等化済み信号と共に直接供
給され、ビット同期波形の各サンプル時間がＶＣＰ出力
のそれぞれ同じ位相で発生するようにＶＣＯ１４０を同
期させる。同期されたＶＣＯ出力をクロック生成回路が
使って、コード化ビット伝送速度クロック信号を出力１
４４で発生する。

読出しゲートからの１２バイトをカウントした後、連続
する１５個の正しく復号された１が、ヴィテルビ・デコ
ーダによって同期ビット情報の最後の４バイト中で生成
される。次いでこの判定を使って、獲得成功信号の発生
が可能になる。この信号はビット同期パターンの正しい
位相が次に発生したときに発生され、それにより第１の
部分倍数周波数の位相を定義する。

この実施態様では、−１から＋１への遷移を正しく位相
として選ぶ。この選択は人為的なもので、論理設計を簡
単にするためにこう選んだものである。

ヴィテルビ検出器によって検出されるトレーニング・フ
ィールド・パターンは、２進値００１１００１１１が５
バイト繰り返すものである。こう選んだのは、ディスク
からの対応する３進信号における周波数成分の範囲のた
めであり、主としてディジタル余弦等化器１１３（第５
図）の適応等化を容易にするためである。

この等化器を第８図に示すが、これは主としてディスク
・ファイルにおけるＯＤ−ＩＤ半径の変動を補償するた
めに必要である。これは、下記の絶対値伝達関数に応じ
てチャネルの周波数応答を変更する。

Ｈ（）＝１＋２Ｋｃｏｓ（２πＴ）位相伝達関数は１である。

１個のパラメータ“Ｋ”だけを使って、第５図に示すよ
うな適応ループを用いてこの等化器を調節する。第８図
を見るとわかるように、アナログ／ディジタル・エンコ
ーダ１１２からの読戻し信号の６ビット・アナログ／デ
ィジタル・コード化サンプル値が等化器の入力２５１に
印加されるとき、５ビットのＫ値が入力２５０に印加さ
れる。２５２の出力は、ヴィテルビ検出器１２０及びタ
イミング・エラー回路１２４に印加される。

“Ｋ”ループは、直列ビット・ストリーム中の第１の２
進０の対によってトリガされる。４５ビット（５バイ
ト）の場合、これは閉ループ制御システムとして動作す
る。その後、ループが開き、読取り動作が続行して、４
５ビットの「トレーニング同期」の終りにＫ値が発生さ
れる。

Ｋエラー回路１１４は、各ビットが誤等化されたとき、
余弦等化器の出力から等化誤差推定値（ΔＫ_n）を発生
する。誤等化されるビットは、シーケンス（０，ｘ，
１）及び（１，ｘ，０）の中間ビットである。反復され
るトレーニング・パターン００１１００１１１は、その
ような９ビットのうちの８ビットを有する。

この誤差推定値は積分器１１５に送られて、更新された
Ｋ値Ｋ_n+1を生成する。ただし、Ｋ_n+1＝Ｋ_n−δΔＫ_n 項δはディジタル積分器の速度である。Ｋ_nは、ビット
時間“ｎ”に余弦等化器によって使用される値、Ｋ_n+1
はその次のビット時間“ｎ＋１”に使用される値であ
る。

トレーニング・フィールドのもう一つの主な機能は、反
復タイミング信号を供給することである。その位相がビ
ット同期パターンの１つの選択された位相と一致する
と、バイト同期状態となる。トレーニング情報及びデー
タの読戻しバイト長さ９ビットであり、選択されたトレ
ーニング・パターンは、バイトの可能な９つの位相がす
べて一義的に認識可能となるようなものである。バイト
同期信号の生成は、ＰＲＭＬチャネル制御チップ４４で
行なわれる。チップ４４の重要部分について、次に第９
図及びそれに対応する第１０図の波形図を参照しながら
説明する。

第９図で、ＰＲＭＬチャネル・チップ４３のヴィテルビ
・デコーダからのエンコード読出しデータ信号が、チャ
ネル制御チップ４４の並列化９ビット・シフト・レジス
タ３００に印加される。シフト・レジスタ３００の内容
が倍数ＸＯＲ回路３０１によって、参照ラッチ３０２に
保持されている９ビットの参照トレーニング・バイト・
パターンと比較される。比較の結果が一致すると、エン
コード読出しデータ中でトレーニング・バイトが検出さ
れ、現在シフト・レジスタ３００に保持されていること
を示す一致信号が発生される。

一致信号はＯＲゲート３０３に供給される。ＯＲゲート
３０３の出力は９ビットの刻時リング・カウンタ３０４
へのリング・イン信号である。リング・カウンタ３０４
は、クロック生成回路１４３（第５図）によりエンコー
ド読出しデータのビット伝送速度と同期して発生され
る、エンコード・ビット伝送速度クロック信号（第１０
図には示さず）によって刻時される。最初、リング・カ
ウンタ３０４はすべて０にリセットされる。最初の一致
（第１０図も参照）が発生したとき、第１のリング要素
３０５が１にセットされる。これは、バイト境界を試み
に識別するものである。この１ビットはリング中でエン
コード・ビット伝送速度クロック信号で刻時され、その
後の動作のタイミングを制御するために、各段から連続
する位相出力Ｃ１〜Ｃ９を取り出すことができる。

次の一致状態が発生したとき、最初にセットされたビッ
トが、最後のリング・カウンタ段Ｃ９から出力されてリ
ング・アウト信号を生成したばかりである。リング・ア
ウト信号と一致信号がＡＮＤゲート３０６に印加され、
ＯＲゲート３０７を介してＤ型ラッチ３０８をセットす
る。ラッチ３０８の出力は一致禁止信号である。この信
号は、ＯＲ３０７を介してラッチ３０８からフィードバ
ックされるため、後続のクロック時間もアップ状態のま
まとなる。一致禁止信号は、２つの一致信号が発生した
ことを示し、それ以上一致の試みを拒否するために使用
される。これは、リング・カウンタの段３０５以外のす
べての段をＡＮＤゲート３１０によって“０”にリセッ
トし、比較回路３０１の出力をＯＲゲート３１１によっ
て使用不能にすることによって行なう。

これで、リング・カウンタの同じ位相にある２つのトレ
ーニング・パターンを検出し、リング・カウンタの出力
において、バイト・クロックとして働く対応する１／９
位相タイミング信号を確立することによって、バイト境
界が決定された。ただし、それはそれ自体で、トレーニ
ング・バイトの終りに第１のデータ・バイトが開始する
こと、すなわちバイト同期状態を決定するものではな
い。

バイト同期信号を生成するため、第９図の回路は、１／
９位相タイミング信号「リング・アウト」をエンコード
・ビット伝送速度クロックから導かれた１／４位相信号
と比較する。１／４位相信号は、チップ４３中のシーケ
ンス制御回路１５０（第５図）から得られるはずである
が、チャネル制御チップ４４にはパスされない。

その代りに、エンコード・ビット伝送速度クロックを４
で割り、チップ４３からの「獲得成功」信号と合致する
位相を選択することにより、所望の信号が生成される。
第９図で、「獲得成功」信号がＮＡＮＤゲート３２０に
印加され、ＮＡＮＤゲート３２０の出力は、２段カウン
タ構成で配列された２つのＤ型ラッチ３２１と３２２の
Ｄ入力に印加される。エンコード・ビット伝送速度クロ
ックは、両方のラッチの刻時入力に印加される。ＡＮＤ
回路３２３は、２つのラッチの出力を受け取って、所望
の位相関係にある信号Ｐ４（第１０図）を発生する。

最後に、バイト同期信号がＡＮＤ回路３２４から発生さ
れる。ＡＮＤ回路３２４の入力は、Ｖ４位相信号Ｐ４、
１／９位相信号Ｃ９、及び一致禁止信号である。ＡＮＤ
ゲート３２４の出力が、ラッチ３２５によってラッチさ
れる。ラッチ３２５の出力はＢＹＴＥＳＹＮＣである
（第１０図参照）。

この回路は、１／９位相を決定するのに、可能な５つの
トレーニング・バイトのうちの２つだけを認識すればよ
いので、すべてのビットの認識が必要な従来のバイト同
期動作とは違って、エラー許容性が比較的大きい。

次に、第９図の回路の残りの部分を参照して、ＮＲＺＩ
情報がどのようにしてディスク制御装置に送り戻される
かを説明する。シフト・レジスタ３００は、ヴィテルビ
・デコーダからの９ビット・バイトを含む。この９ビッ
ト・バイトを（０，４／４）復号し、ＮＲＺＩビットと
して直列化しなければならない。これは、９ビット・ラ
ッチ３５０を使って行なわれる。ラッチ３５０は、リン
グ・カウンタのＣ９位相のとき、すなわち正しいバイト
境界上で、シフト・レジスタ３００の内容をラッチす
る。ラッチされたデータは、（０，４／４）デコーダ３
５１にパスされ、８ビット・パターンに復号される。こ
のパターンは、ラッチ・デコード・データ信号に応答し
てラッチ３５２によってラッチされる。後者の信号は、
ＡＮＤゲート３５３によって、バイト同期信号が立ち上
がった後で発生するように最初のＣ３位相で発生され
る。

ラッチ３５２の内容は８ビット・シフト・レジスタ３５
４に転送され、ＲＲＣＬＫ信号によって決まる減少した
速度で読み出される。シフト・レジスタ３５４からの出
力は読出しデータ信号であり、ＡＮＤゲート３５５とラ
ッチ３５６を通ってＮＲＺＩデータとして制御装置チッ
プ４１（第４図）にゲートアウトされる。

第９図の残りの回路は、トレーニング・バイトとデータ
・バイトの間の遷移に関するものである。制御装置４１
（第４図）は、実データの開始前に、任意の数のすべて
“１”ビットとその後に続くすべて０のバイトを維持す
るようにプログラミングされている。

第１０図のタイミング図をも参照すると、これは、バイ
ト同期信号と後続のＣ４位相をＡＮＤゲート３６０に印
加することによって行なわれる。ＡＮＤゲート３６０の
出力は、ラッチ３６１をセットして読込み同期信号を立
ち上がらせる。それにより、３ビット・カウンタ３６２
が使用可能となる。カウンタ３６０の復号された出力の
１つはラッチＮＲＺＩである。ラッチＮＲＺＩ信号は、
シフト・レジスタ３５４をゲートして、読出しデータ信
号としてのその内容をＡＮＤゲート３５５に読み出させ
る。

読出しデータ信号は、ラッチ３５７からのＡＮＤゲート
３５５の使用可能入力選択読出しデータがアップ状態で
ないとき、ＡＮＤゲート３５５を通過しない。もう１つ
のラッチ３５８もセットされていないので、ＮＲＺＩ出
力は、ＡＮＤゲート３５９に印加される読出し信号によ
って決定される。これは、必要な間中ずっとＮＲＺＩ出
力をすべて“１”にするように予め決定される。

１バイトの終りに、ラッチ３５８が最初のラッチＮＲＺ
Ｉ信号によってセットされ、伝送同期信号を発生する。
ＡＮＤ３５９の出力が立ち下り、ＮＲＺＩ“０”が１バ
イトに対して出力される。伝送同期信号と第２のラッチ
ＮＲＺＩパルスが次のＡＮＤゲート３６０を使用可能に
し、その結果、ラッチ３５７がセットされて、選択読出
しデータ信号を発生する。次いでシフト・レジスタ３５
４からの読出しデータが、遅延されたデータ・バイト１
から始まるＮＲＺＩとして出力される。

以上、バイト同期の検出と生成及び、ディスクからファ
イル制御装置及びＳＣＳＩインタフェースに送り戻され
るＮＲＺＩデータを同期させる際のその使用について述
べたが、次にビット同期パターン及びトレーニング・バ
イト・パターンを記録すべきデータに対して正しい位置
関係で生成することについて説明する。

供給されるディスク・ファイルは、既に固定ブロック方
式でフォーマットされているディスクである。すなわ
ち、工場で書き込まれたビット同期情報とトレーニング
・バイト情報が前についたＩＤフィールドとデータ・フ
ィールドを既にもっている。ただし、データ・フィール
ドの情報をユーザが書き込むときは、そのフォーマット
内でその後の同期を確保するため、データを書き込む前
にビット同期パターンとトレーニング・バイト・パター
ンを書き直す必要がある。

この動作はディスク・ファイル制御装置４１によって制
御される。制御装置４１は実際にはシーケンサであり、
その動作はマイクロプログラムによって定義される。下
記に、新しいデータを書き込むための動作シーケンスの
例を示すが、第６図のフォーマットを参照するとよく理
解できる。

データ書込みマイクロプログラムステップ番号０ＩＤフィールドの接近を示す、ディスク・サーボ
からのセクタ・マークを待つ。

１．読出しゲート信号を確認し、ＩＤフィールドのビ
ット同期領域とトレーニング領域を通過する。

２．同期完了を示す０のバイトを識別するために、Ｐ
ＲＭＬチャネルからのＮＲＺＩデータを比較する。

３．目標ＩＤアドレスに対する読戻しデータを比較す
る。

４．ＩＤフラグをパスする（正しいトラックかどうか
検査する）５．ＩＤＣＲＣを検査する。

６．一致しなければ再試行する。

７．書込みゲート信号を確認して、データ・フィール
ドに対する書込み論理を起動する。

８．ビット同期１の１７バイトをＮＲＺＯデータとし
てＰＲＭＬチャネルに書き込む。

９．トレーニング・バイトをＰＲＭＬチャネルに書き
込む。

１０．最高５２０のデータ・バイトを書き込む。

１１．ＥＣＣの６バイトを書き込む。

１２．書込みデータ経路をセクタの終りでフラッシュさ
せる。

１３．シーケンサを停止する。

ディスク制御装置からの上記信号に応答する回路は、Ｐ
ＲＭＬチャネル制御チップ４４中の書込み論理回路であ
る。これは第１１図に示してあり、その動作を第１２図
のタイミング図を参照して説明する。説明しやすいよう
に、第１１図は少し簡単にしてある。

この回路は、入力４００で制御装置からＮＲＺＯデータ
を受け取る。外部液晶クロックから誘導されたＸＴＡＬ
ＣＬＫ信号が入力４０１に印加される。このクロック
速度は、出力されるエンコード書込みデータ信号をディ
スクに記憶するために、所望の９ビット・バイト速度に
設定される。減少した速度のクロックＲＲＣＬＫも入
力４０２に供給される。これは、コード化されていない
ＮＲＺＯデータの８ビット・バイト速度に対応する。各
論理動作は、入力ＮＲＺＯデータと２つのクロック出力
のカウンタから誘導された時間に順次行なわれる。主デ
ータ流れは、位相信号「ラッチＮＲＺＯ」に応答してＮ
ＲＺＯデータが８ビットのシフト・レジスタ４０５にク
ロックインされ、８ビットのラッチ４０６にラッチされ
るというものである。ラッチされたデータは、エンコー
ダ４０７によって（０，４／４）コード化され、「選択
コード化データ」パルスに応答して９ビット・ラッチ４
０８にラッチされる。次に、「ラッチ・コード化デー
タ」パルスに応答してシフト・レジスタ４０９がロード
され、コード化されたデータが書込みデータ信号として
ＸＴＡＬＣＬＫ速度で線４１０上で直列化される。

多重化回路を通過した後、「書込みデータ」は「ＭＰＸ
ＷＲデータ」としてプレコーダ回路に印加される。こ
のプレコーダは、第１図のプレコーダ１５と等価であ
る。プレコーダ出力は、出力４１５でエンコード書込み
データ信号としてＰＲＭＬチャネル・チップ４３にクロ
ックアウトされる。

各種のタイミング信号は、次のように発生される。ディ
スク制御装置４１からのＮＲＺＯ出力は、「書込みゲー
ト（ＷＧ）」が確認された後、少くとも１０ビットの
“０”と、その後に続くちょうど１７個のビット同期バ
イト“１”（Ｓ１〜ＳＬ）である。８重ＡＮＤ回路４２
０が最初の８個の“１”を認識して、フリップ・フロッ
プ４２１をセットし、ＷＲＩＮＳＹＮＣ信号を立ち
上がらせる。

ＷＲＩＮＳＹＮＣ信号は、循環３ビット・カウンタ
４２２を使用可能にして、ＲＲＣＬＫサイクルのカウ
ントを開始させる。デコーダ４２３は、バイト境界と、
８ビット・バイト内のビット・タイミングを示す。デコ
ーダ０出力はＷＲＩＮＳＹＮＣと共にＡＮＤゲート
４２４に印加され、バイト境界上でラッチＮＲＺＯタイ
ミング・パルスを生成させる。

デコーダ３出力は、ラッチ４０８へのＳＥＬＥＮＣデ
ータ信号であり、さらにフリップ・フロップ４２５をセ
ットするために印加される。このフリップ・フロップが
セットされると、第２のカウンタ４３０が使用可能にな
って、ＸＴＡＬＣＬＫサイクルをカウントする。その
出力がデコーダ４３１で復号されて、９ビット・バイト
・サイクルのタイミング情報を与える。デコーダ４３１
のデコード４出力は、ラッチ・コード化データ信号であ
り、シフト・レジスタ４０９にロードされる。

ＮＲＺＯ入力４００上のビット同期の最初のバイト（ゼ
ロの後の１１１１１１１１）が、ＡＮＤゲート４２０に
ラッチ４２１をセットする出力を発生させる。ラッチ４
２１は、セットされると、ディスク制御装置４１が書込
みのため同期しており、第１の部分倍数高次周波数の位
相を定義しなければならないことを示す。

トレーニングの位相がビット同期の位相に関して正しく
なるようにするため、プレコーダは、ビット同期の開始
時にＤ型ラッチ４５０によって強制的に正しい状態にさ
れる。プレコーダ中の２個のＤ型ラッチの必要な初期状
態は、書き込むべきビット同期の４を法とするビット数
によって決まる。この設計では、ビット同期の１７バイ
ト（各９ビット）が書き込まれ、必要とされるプレコー
ダの状態は、ラッチ４１１中では“０”、ラッチ４１２
中では“１”である。これらの初期状態は、レジスタ４
１３中で保持される。

多重化回路（４４７、４４８、４４９）は、必要に応じ
てビット同期をデータ・ストリームに挿入する。ビット
同期パターンは、（０，４／４）コードの制約条件を満
足するが、これはエンコーダ４０７内のパターンの１つ
ではなく、したがってディスク制御装置４１から直接供
給することはできない。

ディスク制御装置４１からのトレーニング・シーケンス
の第１バイトは、ＮＡＮＤゲート４４０、ＡＮＤゲート
４４１、及びラッチ４４２で検出される。これによって
マルチプレクサ（４４７、４４８、４４９）が切り替わ
り、それ以降、データ経路はシフト・レジスタ４０５、
ラッチ４０６、エンコーダ４０７、ラッチ４０８、シフ
ト・レジスタ４０９を通るようになる。

入力４００上に‘１１１１１１１１’以外のどのバイト
があっても、この切替えが起こる。実際には、バイト
‘００１１１１１’がコード化されると必要なトレーニ
ング・パターン‘００１１００１１１’になるので、そ
れが使用される。

ビット同期、トレーニング・バイト及びデータ・シーケ
ンスは、ＸＯＲゲート４１４を介してプレコーダを通過
する。

書込み動作の開始時にプレコーダのロードが完了するま
での短時間、「あれば書込み」からの遷移をデータ・ス
トリームに挿入するために、もう１つのマルチプレクサ
（４５２、４５３、４５４）が使用できる。

要約すると、第１の部分倍数周波数（ビット同期）の位
相が、書込み開始時のプレコーダのロードと、書き込ま
れたビット同期のビット数の（４を法とする）カウント
の組合せによって、第２の部分高次周波数（トレーニン
グ・パターン）の位相に対して整列される。

バイト同期信号を生成する際に第９図の一致回路によっ
て認識されるバイトも、最初のトレーニング・バイトの
前に書かれたビット同期のビット数と、ＰＲＭＬチャネ
ルによって獲得成功信号が立ち上がる、ビット同期の選
択された位相と、示差線形信号が「書込み」と「読取
り」の間に位相反転されるかどうかとに依存する。正し
いバイトが認識されることを保証するには、この３項目
が一定であり、書込みプレコーダの状態がプログラミン
グ可能でなければならない。

したがって、バイト同期信号は、４ビットごと及び３６
ビットごとにクロックの一致が発生することによって認
識される。２トレーニング・バイト後の最初のその一致
が、データの正しい始めと見なされる。考え得るエラー
の機構は、４または５等化器トレーニング・バイトでの
パターン不一致、２トレーニング・バイトが同じ間違っ
た位相で検出される「別名」一致、及びビット同期が検
出できないことである。

Claims

【特許請求の範囲】

【請求項１】ビット伝送速度周波数のフィールド内で同
期するディジタル・データのフィールドが調節領域で分
離され、上記調節領域が、上記ビット伝送速度周波数の
第１の部分倍数で反復する第１の制御信号パターンと、
上記ビット伝送速度周波数の第２の部分倍数で反復する
第２の制御信号パターンとを含むという、非同期信号を
検出する手段と、上記第１パターンから上記第１部分倍数周波数の第１ク
ロック信号を誘導する手段と、上記第２パターンから上記第２部分倍数周波数の第２ク
ロック信号を誘導する手段と、上記第１クロック信号と第２クロック信号の位相の一致
を検出し、データ・フィールドの開始を示す、上記の一
致の検出に対して固定した時間関係の同期信号を発生す
る手段とを含む、非同期データ・チャネル。
【請求項２】請求項１のデータ・チャネルにおいて、さ
らに上記非同期信号をサンプリングする手段と、等化器の制御入力に供給される調節信号に応じてサンプ
リングされた非同期信号を等化する適応等化器と、上記第２の制御信号パターンに応答して上記調節信号を
発生し、それを上記等化器の制御入力に印加する調節手
段と、等化器の出力から、非同期信号を発生した最尤２進シー
ケンスを決定する、最尤シーケンス指定機構とを含むデータ・チャネル。
【請求項３】請求項１または２のデータ・チャネルにお
いて、第１クロック信号を誘導する手段が、上記第１の制御信
号パターンの位相にロックするように配列された位相ロ
ック式発振器を含み、第２クロック信号を誘導する手段
が、刻時リング・カウンタを含むことを特徴とするデー
タ・チャネル。
【請求項４】請求項３のデータ・チャネルにおいて、第２クロック信号を誘導する手段が、上記第２の制御信
号パターンを認識するためのパターン認識機構を含み、
上記パターン認識機構の出力が、上記リング・カウンタ
に入力として接続され、リング・カウンタの出力を上記
第２パターンと同期させることを特徴とするデータ・チ
ャネル。
【請求項５】請求項４のデータ・チャネルにおいて、リング・カウンタの出力と一致する上記第２制御信号パ
ターンがその後所定の回数だけ認識されるのに応じて、
パターン認識機構からのそれ以上の出力を阻止する阻止
手段を含むことを特徴とするデータ・チャネル。
【請求項６】外部システムとの間でデータをやりとりす
るためのインタフェース手段と、上記いずれかの請求項
のデータ・チャネルとを含み、データ・チャネルが可動
式情報記憶媒体を含み、上記検出手段がその移動中に記
憶媒体から情報を読み取りまた記憶媒体に情報を書き込
むための変換手段を含むという、移動媒体型の情報記憶
サブシステム。
【請求項７】請求項６の情報記憶サブシステムにおい
て、インタフェース手段が、上記外部システムからのデータ
を、交互にデータ部分と調節部分を含む直列データ列に
分割するフォーマット化手段を含み、データ・チャネル
が、上記直列データ列に応答して、調節信号で分離され
た、第１と第２の制御信号パターンを含む上記ビット伝
送速度周波数で同期するデータ信号を含む、対応する記
録すべき非同期信号を発生する書込み回路を含み、上記
第１パターンがビット伝送速度周波数の第１部分倍数で
反復し、上記第２パターンがビット伝送速度周波数の第
２部分倍数で反復し、上記第１パターンと第２パターン
の位相関係が、第２パターンの終りに後続のデータ信号
の開始を示す位相の一致を発生するようなものであるこ
とを特徴とする情報記憶サブシステム。
【請求項８】調節領域で分離された、所定のビット伝送
速度周波数でデータが同期する非同期信号を発生する方
法において、調節領域中で第１及び第２の制御信号パターンを上記所
定のビット伝送速度周波数で順次生成し、上記第１パタ
ーンは上記ビット伝送速度周波数の第１部分倍数で反復
し、上記第２パターンは上記ビット伝送速度周波数の第
２部分倍数で反復し、第１及び第２のパターンの位相関
係は、第２パターンの終りに位相の一致が生じるような
ものであるステップと、上記ビット伝送速度周波数で、上記位相の一致によって
決定される時間から後続のデータ・フィールドを書き込
むステップとを含む上記方法。
【請求項９】請求項７の方法によって発生される非同期
信号中のデータを検出する方法において、上記第１制御信号から上記第１部分倍数周波数の第１ク
ロック信号を誘導するステップと、上記第２制御信号から上記第２部分倍数周波数の第２ク
ロック信号を誘導するステップと、データ・フィールドの開始を示す、上記第１クロック信
号と上記第２クロック信号の間の位相の一致を検出する
ステップと、上記データ・フィールド中の信号をさらに処理できるよ
う上記制御信号から分離するステップとを含む上記方法。
【請求項１０】請求項９のデータを検出する方法におい
て、さらに非同期信号をサンプリングするステップと、信号サンプルを等化するステップと上記第２制御信号パターンに対応する等化済みサンプル
をフィードバックするステップと、上記フィードバックされたサンプルに応じて上記等化ス
テップを適応的に調節するステップと、適応等化されたサンプルを最尤シーケンス指定機構に印
加するステップとを含む上記方法。