JP4606823B2 - ディスクアレイ装置 - Google Patents

Description

本発明は、ディスクアレイ装置の技術に関し、特に、外部からのデータ入出力要求を受けるチャネル制御部の構成に適用して有効な技術に関する。

本発明者が検討したところによれば、従来のディスクアレイ装置の技術に関しては、以下のような技術が考えられる。

たとえば、ディスクアレイ装置は、データを記憶する複数の記憶ボリュームと、これらの記憶ボリュームに対するデータ入出力を制御するディスク制御部と、外部からのデータ入出力要求を受けるチャネル制御部と、チャネル制御部およびディスク制御部によって通信される制御情報が格納される共有メモリと、チャネル制御部とディスク制御部との間で通信されるデータが一時的に保存されるキャッシュメモリと、これらに接続される内部接続部と、自ディスクアレイ装置を管理する管理端末などから構成される。

このディスクアレイ装置において、記憶ボリューム群が提供する物理的な記憶領域上には、少なくとも１つ以上の論理ボリュームが設定され、この論理ボリュームが外部のホストコンピュータに提供される。ホストコンピュータは、所定のコマンドを送信することにより、論理ボリュームに対してデータの書き込み、読み出しを行うことができる。

このようなディスクアレイ装置などの記憶装置を含むコンピュータシステムにおいては、異なる各種ホストコンピュータ入出力インタフェースを有するホストコンピュータ間で、各種の記憶装置上のデータを共有する技術がある（たとえば特許文献１）。
特開平９−３２５９０５号公報

ところで、前記のような本発明者が検討した従来のディスクアレイ装置の技術に関して、本発明者が検討した結果、以下のようなことが明らかとなった。

たとえば、ディスクアレイ装置の構成において、チャネル制御部のパッケージは、ホストコンピュータとの間で通信を行うリンク制御、このリンク制御とキャッシュメモリとの間でデータを転送するチャネル制御、リンク制御およびプロセッサにそれぞれ接続された複数のバスを切り換えるバスブリッジはそれぞれ独立したＬＳＩで構成されている。そのため、チャネル数の増加や、システム構成の自由度を上げるためには、複数のＬＳＩ、また複数バスをパッケージ上に配置する必要があり、配置面積やバス速度などが問題になっている。

そこで、本発明の目的は、チャネル制御部のパッケージにおいて、１つのチャネル当たりに必要なＬＳＩ数を削減して、より多くのチャネルをパッケージ上に実装することを可能とするディスクアレイ装置の技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、データを記憶する複数の記憶ボリュームと、複数の記憶ボリュームに対するデータ入出力を制御するディスク制御部と、外部からのデータ入出力要求を受けるチャネル制御部と、チャネル制御部およびディスク制御部によって通信される制御情報が格納される共有メモリと、チャネル制御部とディスク制御部との間で通信されるデータが一時的に保存されるキャッシュメモリと、チャネル制御部、ディスク制御部、共有メモリおよびキャッシュメモリに接続される内部接続部と、チャネル制御部、ディスク制御部および共有メモリに接続され、自ディスクアレイ装置を管理する管理端末とを有するディスクアレイ装置に適用され、以下のような特徴を有するものである。

（１）本発明において、チャネル制御部は、外部との間で通信を行う複数のリンク制御ＬＳＩと、外部からのデータ入出力コマンドを処理する複数のプロセッサと、複数のリンク制御ＬＳＩおよび複数のプロセッサにそれぞれ接続された複数のバスを切り換えるバスブリッジ制御手段を持ち、バスブリッジ制御手段によりリンク制御ＬＳＩに接続されたバスとプロセッサに接続されたバスとを接続して、プロセッサの指示によりリンク制御ＬＳＩとキャッシュメモリとの間でデータを転送するチャネル制御ＬＳＩとを有するものである。

また、チャネル制御ＬＳＩのバスブリッジ制御手段は、複数のバスと複数のバスとを切り換え可能とし、複数のリンク制御ＬＳＩのそれぞれに接続された各バスと複数のプロセッサのそれぞれに接続された各バスとを接続するものである。さらに、バスブリッジ制御手段は、接続先のアドレスを格納するアドレス格納手段を有し、アドレス格納手段に格納されたアドレスにより接続先を変更するものである。

また、チャネル制御ＬＳＩのバスブリッジ制御手段は、接続先のバス状態を監視する監視機能を有し、監視機能による監視の結果、接続先のバスが障害である場合にはブリッジ動作をスイープし、接続先のバスが正常である場合にはブリッジ動作を実行するものである。さらに、チャネル制御ＬＳＩは、各バスの状態を格納するバス状態格納手段を有し、記監視機能は、バス状態格納手段を参照して各バスの状態を監視するものである。さらに、チャネル制御ＬＳＩは、自バスブリッジ制御手段が自バスの障害を検出した時点で他バスブリッジ制御手段にエラー信号を送信し、他ブリッジ制御手段のバス状態格納手段に自バスの障害情報を設定するものである。

また、チャネル制御ＬＳＩのバスブリッジ制御手段は、２重ライト機能を有し、第１のバスに接続されたリンク制御ＬＳＩが発行した入出力コマンドを、第２、第３のバスにそれぞれ接続された２つのプロセッサに通信させ、入出力コマンドを受領して処理可能なプロセッサのうち、応答の速いプロセッサに処理を依頼するものである。

（２）本発明において、別のチャネル制御部は、外部との間で通信を行う複数のリンク制御ＬＳＩと、外部からのデータ入出力コマンドを処理する複数のプロセッサと、複数のリンク制御ＬＳＩおよび複数のプロセッサにそれぞれ接続された複数のバスを切り換えるバスブリッジ制御手段を持ち、バスブリッジ制御手段によりリンク制御ＬＳＩに接続されたバスとプロセッサに接続されたバスとを接続して、プロセッサの指示によりリンク制御ＬＳＩとキャッシュメモリとの間でデータを転送する複数のチャネル制御ＬＳＩと、複数のチャネル制御ＬＳＩ間を接続するバス上に設けられ、パスの接続可否情報を格納する記憶手段とを有するものである。

また、リンク制御ＬＳＩは、記憶手段にアクセス可能で、記憶手段を参照してパスの接続可否を判断するものである。さらに、記憶手段は、管理端末からアクセス可能で、管理端末からパスの接続可否情報が設定されるものである。さらに、リンク制御ＬＳＩは、パスの接続状態情報を記憶手段に記録し、管理端末は、パスの接続状態を参照可能とするものである。

また、チャネル制御ＬＳＩのバスブリッジ制御手段は、複数のバスと複数のバスとを切り換え可能とし、複数のリンク制御ＬＳＩのそれぞれに接続された各バスと複数のプロセッサのそれぞれに接続された各バスとを接続するものである。さらに、バスブリッジ制御手段は、接続先のアドレスを格納するアドレス格納手段を有し、アドレス格納手段に格納されたアドレスにより接続先を変更するものである。

また、チャネル制御ＬＳＩのバスブリッジ制御手段は、接続先のバス状態を監視する監視機能を有し、監視機能による監視の結果、接続先のバスが障害である場合にはブリッジ動作をスイープし、接続先のバスが正常である場合にはブリッジ動作を実行するものである。さらに、チャネル制御ＬＳＩは、各バスの状態を格納するバス状態格納手段を有し、記監視機能は、バス状態格納手段を参照して各バスの状態を監視するものである。さらに、チャネル制御ＬＳＩは、自バスブリッジ制御手段が自バスの障害を検出した時点で他バスブリッジ制御手段にエラー信号を送信し、他バスブリッジ制御手段のバス状態格納手段に自バスの障害情報を設定するものである。

また、チャネル制御ＬＳＩのバスブリッジ制御手段は、２重ライト機能を有し、第１のバスに接続されたリンク制御ＬＳＩが発行した入出力コマンドを、第２、第３のバスにそれぞれ接続された２つのプロセッサに通信させ、入出力コマンドを受領して処理可能なプロセッサのうち、応答の速いプロセッサに処理を依頼するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）チャネル制御ＬＳＩにバスブリッジ制御手段を内蔵することにより、１つのチャネル当たりに必要なＬＳＩ数を削減することで、より多くのチャネルをパッケージ上に実装することが可能となる。

（２）バスブリッジ制御手段を複数対複数でブリッジ可能とすることにより、あるバス上のプロセッサと、他のバス上のリンク制御ＬＳＩとのアクセスが可能となるので、各チャネル動作の自由度が上がり、負荷分散などの制御が可能となる。

（３）バスブリッジ制御手段が接続先のバス状態を監視可能とすることにより、ブリッジ先の障害などに影響されることなく、他のブリッジ動作を継続させることが可能となる。

（４）バスブリッジ制御手段に２重ライト機能を有することにより、リンク制御ＬＳＩが発行したライトコマンドを２つのプロセッサに通信させることで、リンク制御ＬＳＩがホストコマンドを処理させるプロセッサを、より少ない通信回数で選択的に決定することが可能となる。

（５）複数のチャネル制御ＬＳＩ間にパスの接続可否情報を格納する記憶手段を接続することにより、リンク制御ＬＳＩが記憶手段を参照して論理パスの確立判断をすることで、プロセッサの負荷を低減させることが可能となる。特に、不正な論理パス確立要求に対して、ディスクアレイ装置の処理能力ダウンを防ぐことができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

＜発明の概念＞
本発明のストレージシステム（ディスクアレイ装置）は、記憶ボリューム、ディスク制御部、チャネル制御部、共有メモリ、キャッシュメモリ、内部接続部、管理端末などから構成される。記憶ボリュームは、データを記憶する。ディスク制御部は、記憶ボリュームに対するデータ入出力を制御する。チャネル制御部は、外部からのデータ入出力要求を受ける。共有メモリは、チャネル制御部およびディスク制御部によって通信される制御情報が格納される。キャッシュメモリは、チャネル制御部とディスク制御部との間で通信されるデータが一時的に保存される。内部接続部は、チャネル制御部、ディスク制御部、共有メモリおよびキャッシュメモリに接続される。管理端末は、チャネル制御部、ディスク制御部および共有メモリに接続され、自ディスクアレイ装置を管理する。

このような構成において、特に、チャネル制御部は、外部との間で通信を行う複数のリンク制御ＬＳＩと、外部からのデータ入出力コマンドを処理する複数のプロセッサと、複数のリンク制御ＬＳＩおよび複数のプロセッサにそれぞれ接続された複数のバスを切り換えるブリッジ制御部（バスブリッジ制御手段）を持ち、ブリッジ制御部によりリンク制御ＬＳＩに接続されたバスとプロセッサに接続されたバスとを接続して、プロセッサの指示によりリンク制御ＬＳＩとキャッシュメモリとの間でデータを転送するチャネル制御ＬＳＩとを有して構成される。詳細には、図２〜図１７を用いて後述する。

また、別のチャネル制御部は、外部との間で通信を行う複数のリンク制御ＬＳＩと、外部からのデータ入出力コマンドを処理する複数のプロセッサと、複数のリンク制御ＬＳＩおよび複数のプロセッサにそれぞれ接続された複数のバスを切り換えるブリッジ制御部（バスブリッジ制御手段）を持ち、ブリッジ制御部によりリンク制御ＬＳＩに接続されたバスとプロセッサに接続されたバスとを接続して、プロセッサの指示によりリンク制御ＬＳＩとキャッシュメモリとの間でデータを転送するチャネル制御ＬＳＩと、複数のチャネル制御ＬＳＩ間を接続するバス上に設けられ、パスの接続可否情報を格納するパス管理情報メモリ（記憶手段）とを有して構成される。詳細には、図１８〜図２０を用いて後述する。

＜ストレージシステムを含むシステムの全体構成＞
図１により、本発明の一実施の形態に係るストレージシステムを含むシステムの全体構成の一例を説明する。図１はストレージシステムを含むシステムの全体構成を示す構成図である。

本実施の形態に係るストレージシステムを含むシステムは、図１に示すように、ストレージシステム１００と、上位装置の情報処理装置（１）〜（５）５００から構成される。

ストレージシステム１００は、ストレージ制御装置２００とストレージ駆動装置３００とを備える。ストレージ制御装置２００は、たとえば情報処理装置５００から受信したコマンドに従ってストレージ駆動装置３００に対する制御を行う。たとえば、情報処理装置５００からデータ入出力要求を受信して、ストレージ駆動装置３００が備える記憶ボリューム３１０に対してデータの読み書きを行う。

情報処理装置５００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やメモリを備えたコンピュータなどの情報機器である。情報処理装置５００が備えるＣＰＵによって各種プログラムが実行されることにより、様々な機能が実現される。情報処理装置５００は、たとえばパーソナルコンピュータやワークステーションであることもあるし、メインフレームコンピュータであることもある。特に、情報処理装置５００は、たとえば銀行の自動預金預け払いシステムや航空機の座席予約システムなどにおける中枢コンピュータとして利用される。

図１において、情報処理装置（１）〜（３）５００は、ＳＡＮ（Ｓｔｏｒａｇｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）６００を介してストレージ制御装置２００と通信可能に接続されている。ＳＡＮ６００は、ストレージ駆動装置３００と情報処理装置（１）〜（３）５００との間でデータ入出力要求やデータの送受信を行うためのネットワークである。ＳＡＮ６００を介して行われる情報処理装置（１）〜（３）５００とストレージ制御装置２００との間の通信は、たとえばファイバチャネルプロトコルに従って行われるようにすることができる。

また、情報処理装置（４），（５）５００は、ＳＡＮ６００などのネットワークを介さずに直接にストレージ制御装置２００と通信可能に接続されている。情報処理装置（４），（５）５００とストレージ制御装置２００との間の通信は、たとえばＦＩＣＯＮ（Ｆｉｂｒｅ Ｃｏｎｎｅｃｔｉｏｎ）（登録商標）やＥＳＣＯＮ（Ｅｎｔｅｒｐｒｉｓｅ Ｓｙｓｔｅｍ Ｃｏｎｎｅｃｔｉｏｎ）（登録商標）、ＡＣＯＮＡＲＣ（Ａｄｖａｎｃｅｄ Ｃｏｎｎｅｃｔｉｏｎ Ａｒｃｈｉｔｅｃｔｕｒｅ）（登録商標）、ＦＩＢＡＲＣ（Ｆｉｂｒｅ Ｃｏｎｎｅｃｔｉｏｎ Ａｒｃｈｉｔｅｃｔｕｒｅ）（登録商標）などの通信プロトコルに従って行われるようにすることができる。

もちろん、情報処理装置５００とストレージ制御装置２００との間は、ＳＡＮ６００を介して接続される場合、ＳＡＮを介さずに直接に接続される場合に限らず、たとえば、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）を介して接続されているようにすることもできる。ＬＡＮを介して接続される場合には、たとえばＴＣＰ／ＩＰ（Ｔｒａｎｓｍｉｓｓｏｎ Ｃｏｎｔｒｏｌ Ｐｒｏｔｏｃｏｌ／Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）プロトコルに従って通信を行うようにすることができる。

＜ストレージ駆動装置＞
ストレージ駆動装置３００は、データを記憶するための多数の物理ディスクドライブを備えている。これにより、情報処理装置５００に対して大容量の記憶領域を提供することができる。物理ディスクドライブは、ハードディスクドライブなどのデータ記憶媒体、あるいはＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎｅｘｐｅｎｓｉｖｅ Ｄｉｓｋｓ）を構成する複数のハードディスクドライブにより構成されてなるようにすることができる。また、物理ディスクドライブにより提供される物理的な記憶領域である物理ボリュームには、論理的な記録領域である論理ボリュームを設定することができる。物理ボリュームと論理ボリュームとを含む、データを記憶するための記憶領域を記憶ボリューム３１０とも記す。

ストレージ制御装置２００とストレージ駆動装置３００との間は、図１のように直接に接続される形態とすることもできるし、ネットワークを介して接続されるようにすることもできる。さらに、ストレージ駆動装置３００は、ストレージ制御装置２００と一体として構成されるようにすることもできる。

＜ストレージ制御装置＞
ストレージ制御装置２００は、チャネル制御部２１０、共有メモリ２２０、キャッシュメモリ２３０、ディスク制御部２４０、管理端末２５０、内部接続部２６０を備える。ストレージ制御装置２００は、チャネル制御部（１）〜（５）２１０によりＳＡＮ６００を介して情報処理装置（１）〜（３）５００との間の通信を行う。また、チャネル制御部（６），（７）２１０により情報処理装置（４）５００、チャネル制御部（８）２１０により情報処理装置（５）５００との間の通信を行う。

チャネル制御部２１０は、情報処理装置５００との間で通信を行うための通信インタフェースを備え、情報処理装置５００からデータ入出力要求を受信し、情報処理装置５００との間でデータの送受信を行う。

各チャネル制御部２１０は、管理端末２５０と共に内部ＬＡＮで接続されている。これにより、チャネル制御部２１０に実行させるマイクロプログラムなどを管理端末２５０から送信し、インストールすることが可能となっている。

内部接続部２６０は、チャネル制御部２１０、共有メモリ２２０、キャッシュメモリ２３０、ディスク制御部２４０を相互に接続する。チャネル制御部２１０、共有メモリ２２０、キャッシュメモリ２３０、ディスク制御部２４０の間でのデータやコマンドの授受は、内部接続部２６０を介することにより行われる。内部接続部２６０は、たとえばクロスバスイッチで構成される。

共有メモリ２２０およびキャッシュメモリ２３０は、チャネル制御部２１０、ディスク制御部２４０の間で授受されるデータを記憶するメモリである。共有メモリ２２０は、主に制御情報やコマンドなどを記憶するために利用されるのに対し、キャッシュメモリ２３０は、主にデータを記憶するために利用される。

たとえば、あるチャネル制御部２１０が情報処理装置５００から受信したデータ入出力要求がデータ書き込み要求であった場合には、当該チャネル制御部２１０はデータ書き込み要求を共有メモリ２２０に書き込むと共に、情報処理装置５００から受信した書き込みデータをキャッシュメモリ２３０に書き込む。一方、ディスク制御部２４０は、共有メモリ２２０を監視しており、共有メモリ２２０にデータ書き込み要求が書き込まれたことを検出すると、当該データ書き込み要求に従ってキャッシュメモリ２３０から書き込みデータを読み出してストレージ駆動装置３００内の記憶ボリューム３１０に書き込む。

また、あるチャネル制御部２１０が情報処理装置５００から受信したデータ入出力要求がデータ読み出し要求であった場合には、読み出し対象となる読み出しデータがキャッシュメモリ２３０に存在するかどうかを調べる。ここで、キャッシュメモリ２３０に存在すれば、チャネル制御部２１０はその読み出しデータを情報処理装置５００に送信する。一方、読み出しデータがキャッシュメモリ２３０に存在しない場合には、当該チャネル制御部２１０はデータ読み出し要求を共有メモリ２２０に書き込むと共に、共有メモリ２２０を監視する。データ読み出し要求が共有メモリ２２０に書き込まれたことを検出したディスク制御部２４０は、ストレージ駆動装置３００内の記憶ボリューム３１０から読み出し対象となる読み出しデータを読み出して、これをキャッシュメモリ２３０に書き込むと共に、その旨を共有メモリ２２０に書き込む。そして、チャネル制御部２１０は、読み出し対象となる読み出しデータがキャッシュメモリ２３０に書き込まれたことを検出すると、その読み出しデータを情報処理装置５００に送信する。

このように、チャネル制御部２１０およびディスク制御部２４０の間では、キャッシュメモリ２３０を介してデータの授受が行われ、キャッシュメモリ２３０には、記憶ボリューム３１０に記憶されるデータのうち、チャネル制御部２１０やディスク制御部２４０により読み書きされるデータが記憶される。

ディスク制御部２４０は、データを記憶する複数の記憶ボリューム３１０と通信可能に接続され、ストレージ駆動装置３００の制御を行う。たとえば、上述のように、チャネル制御部２１０が情報処理装置５００から受信したデータ入出力要求に応じて、記憶ボリューム３１０に対してデータの読み書きを行う。

各ディスク制御部２４０は、管理端末２５０と共に内部ＬＡＮで接続されており、相互に通信を行うことが可能である。これにより、ディスク制御部２４０に実行させるマイクロプログラムなどを管理端末２５０から送信し、インストールすることが可能となっている。

＜管理端末＞
管理端末２５０は、ストレージシステム１００を保守・管理するための情報機器である。オペレータは、管理端末２５０を操作することにより、たとえばストレージ駆動装置３００内の物理ディスクドライブの構成の設定や、情報処理装置５００とチャネル制御部２１０との間の通信路であるパスの設定、記憶ボリュームの設定、チャネル制御部２１０やディスク制御部２４０において実行されるマイクロプログラムのインストールなどを行うことができる。これらの設定や制御は、管理端末２５０が備えるユーザインタフェース、あるいは管理端末２５０で動作するＷｅｂサーバにより提供されるＷｅｂページを表示する情報処理装置のユーザインタフェースからオペレータなどにより行うようにすることができる。

＜チャネル制御部の構成＞
図２、図３により、本発明の一実施の形態に係るストレージシステムにおいて、チャネル制御部の構成の一例を説明する。それぞれ、図２は本実施の形態のチャネル制御部の構成を示す構成図、図３は図２に対する比較例として、従来のチャネル制御部の構成を示す構成図である。

本実施の形態のチャネル制御部２１０は、図２に示すように、情報処理装置５００に接続される複数（図２では８つ）のリンク制御ＬＳＩ２１１と、内部接続部２６０に接続される複数（図２では２つ）のチャネル制御ＬＳＩ２１２と、複数（図２では８つ）のプロセッサ（ＭＰ）２１３などから構成される。

このチャネル制御部２１０の構成において、リンク制御ＬＳＩ（１），（２）はバス（３）を介して、リンク制御ＬＳＩ（３），（４）はバス（４）を介して、それぞれ、チャネル制御ＬＳＩ（１）に接続され、さらに、このチャネル制御ＬＳＩ（１）には、プロセッサ（０），（１）がバス（１）を介して、プロセッサ（２），（３）がバス（２）を介して、それぞれ接続される。同様に、リンク制御ＬＳＩ（５），（６）はバス（７）を介して、リンク制御ＬＳＩ（７），（８）はバス（８）を介して、それぞれ、チャネル制御ＬＳＩ（２）に接続され、さらに、このチャネル制御ＬＳＩ（２）には、プロセッサ（４），（５）がバス（５）を介して、プロセッサ（６），（７）がバス（６）を介して、それぞれ接続される。

リンク制御ＬＳＩ２１１は、情報処理装置５００との間で通信を行うための通信インタフェース機能を提供し、情報処理装置５００からデータ入出力要求コマンドを受信し、プロセッサ２１３と通信を行う。さらに、データはチャネル制御ＬＳＩ２１２と通信を行うことで、情報処理装置５００に対してデータの送受信を行う。

チャネル制御ＬＳＩ２１２は、その内部にＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ：データ転送制御部）や、バスブリッジの機能を有し、プロセッサ２１３の指示により、データをキャッシュメモリ２３０、リンク制御ＬＳＩ２１１との間で転送する。

プロセッサ２１３は、情報処理装置５００からのデータ入出力要求コマンドの処理、また、キャッシュメモリ２３０の管理や、チャネル制御ＬＳＩ２１２の制御を行う。

これに対して、従来のチャネル制御部は、図３に示すように、情報処理装置５００に接続される複数（図３では４つ）のリンク制御ＬＳＩ２１１と、内部接続部２６０に接続されるチャネル制御ＬＳＩ２１２と、複数（図３では４つ）のプロセッサ（ＭＰ）２１３と、これらに加えて、複数（図３では２つ）のバスブリッジ２１６を有して構成される。

ところで、ストレージシステム１００においては、多様な情報処理システムを構築するにあたって、情報処理装置５００と接続するチャネル数は重要な要素となり、その数は増加の一途をたどっている。この要求に応えるために、従来の構成（図３）のままチャネル数を増やすためには、リンク制御ＬＳＩ２１１を増やす必要があり、また、それを処理するプロセッサ２１３やチャネル制御ＬＳＩ２１２、バスブリッジ２１６も併せて増やす必要がある。このように、複数のＬＳＩ、また複数のバスをパッケージ上に配置するためには、配置面積やバス速度などが問題になる。

そこで、本実施の形態においては、図２に示すチャネル制御ＬＳＩ２１２にバスブリッジの機能を持たせ、１つのチャネル当たりに必要なＬＳＩ数を削減することで、より多くのチャネルをパッケージ上に実装することが可能となる。このチャネル制御ＬＳＩ２１２の内部構成については後述する。

＜チャネル制御部の動作＞
図４により、チャネル制御部の動作の一例（データ書き込み動作）を説明する。図４はチャネル制御部の動作を示すフロー図である。

まず、リンク制御ＬＳＩ２１１は、情報処理装置５００からデータ入力要求（ホストコマンド）を受信すると（Ｓ１０１）、コマンドの通知、コマンドパラメータの通知、コマンド処理の依頼を、チャネル制御ＬＳＩ２１２のブリッジ動作を経由して、プロセッサ（ＭＰ）２１３に対して行う（Ｓ１０２）。そして、プロセッサ２１３は、コマンド処理を開始する（Ｓ１０３）。

さらに、リンク制御ＬＳＩ２１１は、情報処理装置５００から受信したデータをチャネル制御ＬＳＩ２１２に格納する（Ｓ１０４，Ｓ１０５）。

続いて、リンク制御ＬＳＩ２１１は、ステータスの通知を、チャネル制御ＬＳＩ２１２のブリッジ動作を経由して、プロセッサ２１３に対して行う（Ｓ１０６）。そして、プロセッサ２１３は、コマンドの受領を、チャネル制御ＬＳＩ２１２のブリッジ動作を経由して、リンク制御ＬＳＩ２１１に対して応答する（Ｓ１０７）。

さらに、プロセッサ２１３は、ＤＭＡ起動を行う（Ｓ１０８）。そして、チャネル制御ＬＳＩ２１２は、ＤＭＡ転送を行い（Ｓ１０９）、チャネル制御ＬＳＩ２１２に格納されたデータ（Ｓ１０５）をキャッシュメモリ２３０に格納する。ＤＭＡ転送が終了したら、プロセッサ２１３に対して報告する（Ｓ１１０）。

続いて、プロセッサ２１３は、コマンドステータスの通知を、チャネル制御ＬＳＩ２１２のブリッジ動作を経由して、リンク制御ＬＳＩ２１１に対して行う（Ｓ１１１）。そして、リンク制御ＬＳＩ２１１は、コマンドステータスの送信を、情報処理装置５００に対して行う（Ｓ１１２）。

さらに、リンク制御ＬＳＩ２１１は、情報処理装置５００からステータスアクセプトを受信すると、チャネル制御ＬＳＩ２１２のブリッジ動作を経由して、プロセッサ２１３に対して報告する（Ｓ１１３）。そして、プロセッサ２１３は、コマンド終了の通知を、チャネル制御ＬＳＩ２１２のブリッジ動作を経由して、リンク制御ＬＳＩ２１１に対して行う（Ｓ１１４）。

これにより、プロセッサ２１３におけるコマンド処理は終了となり（Ｓ１１５）、またリンク制御ＬＳＩ２１１におけるコマンド処理も終了となる（Ｓ１１６）。

＜チャネル制御ＬＳＩの構成＞
図５により、チャネル制御ＬＳＩの構成の一例を説明する。図５はチャネル制御ＬＳＩの構成を示す構成図である。

チャネル制御ＬＳＩ２１２は、図５に示すように、外部の４つのバス（１）〜（４）と接続する専用のバスＩ／Ｆ（１）〜（４）２１２１、内部接続部２６０と接続する専用の内部接続Ｉ／Ｆ２１２２を通じて外部と接続されており、バス（１）−（３）、（１）−（４）、（２）−（３）、（２）−（４）間はＬＳＩ内部のバスブリッジ制御手段として機能するブリッジ制御部（１）〜（４）２１２３により接続されている。

チャネル制御ＬＳＩ２１２の内部には、ＤＭＡ（１）〜（８）２１２４が内蔵され、バス（１）上のプロセッサ２１３により制御可能なＤＭＡ（１）〜（４）と、バス（２）上のプロセッサ２１３より制御可能なＤＭＡ（５）〜（８）が存在し、ＤＭＡ（１）〜（８）はプロセッサ２１３の指示により、バス（３），（４）上のリンク制御ＬＳＩ２１１と内部接続部２６０を介してキャッシュメモリ２３０とデータ転送を行う。

また、チャネル制御ＬＳＩ２１２の内部には、各バスの状態を表し、バス状態格納手段として機能するバスエラーレジスタ２１２５が存在し、プロセッサ２１３がこのバスエラーレジスタ２１２５を参照することで、各バスの状態を監視することができる。

プロセッサ２１３もしくはリンク制御ＬＳＩ２１１により出されたバスコマンドは、バスＩ／Ｆ２１２１により、そのコマンドアドレスに従い、ブリッジ制御部２１２３か、ＤＭＡ２１２４か、その他ＬＳＩ内部レジスタ（バスエラーレジスタなど）に分類され、ブリッジ制御部２１２３の場合は、同コマンドアドレスによりさらにブリッジ先が決定される。

従来のチャネル制御部の構成（図３）では、バス（１）上のプロセッサ２１３は、バス（３）上のリンク制御ＬＳＩ２１１のみしか通信することができなかったため、バス（３）上のリンク制御ＬＳＩ２１１の負荷が上がった場合でも、そのコマンドを処理できるプロセッサ２１３はバス（１）上のプロセッサ２１３に制限されるし、また、バス（１）に障害が発生した場合は、バス（３）上のリンク制御ＬＳＩ２１１を処理するプロセッサ２１３がなくなってしまうため、同リンク制御ＬＳＩ２１１と接続している情報処理装置５００が依頼したデータ入出力要求を処理することができなくなってしまう。

本実施の形態の構成では、図５に示すように、バスをｎ対ｎ（図５では２対２）でブリッジ可能とすることで、バス（３）上のリンク制御ＬＳＩ２１１が受信したデータ入出力要求をバス（１），（２）上のいずれかのプロセッサ２１３で処理するといった、従来不可能だった処理が可能となり、各チャネル動作の自由度が上がり、負荷分散などの制御が可能となる。なお、同様に、バス（４）上のリンク制御ＬＳＩ２１１が受信したデータ入出力要求はバス（１），（２）上のいずれかのプロセッサ２１３で処理することができる。

＜ブリッジ制御部の構成＞
図６により、ブリッジ制御部の構成の一例を説明する。図６はブリッジ制御部の構成を示す説明図である。

ブリッジ制御部２１２３は、図６に示すように、それぞれアドレス格納手段として機能し、ライトバスコマンドとデータをブリッジするために、そのアドレスとコマンド、カウント、データを格納するライトバッファを３つ、リードバスコマンドをブリッジするために、そのアドレスとコマンド、カウントを格納するリードバッファを持ち、また接続先のブリッジ制御部からリードバスコマンド要求があった場合に、ブリッジ先で行ったリードデータを格納するリード（ブリッジ用）データバッファが存在する。さらに、接続先のブリッジ制御部の状態を示すブリッジ先エラー情報レジスタを持つ。

＜ブリッジ制御部間の接続信号＞
図７により、ブリッジ制御部間の接続信号の一例を説明する。図７はブリッジ制御部間の接続信号を示す説明図である。

たとえば、ブリッジ制御部（１）２１２３とブリッジ制御部（３）２１２３との間の接続信号の例では、図７に示すように、ブリッジ制御部（１）からブリッジ制御部（３）に対して、アドレス、コマンド、カウント、データ、リクエスト（ＲＥＱ）、エンド（ＥＮＤ）、イネーブル（ＥＮ）、ライト−リード（Ｗ−Ｒ）、レディ（ＲＤＹ）の各信号を送信する。

また、同様に、ブリッジ制御部（３）からブリッジ制御部（１）に対して、アドレス、コマンド、カウント、データ、リクエスト、エンド、イネーブル、ライト−リード、レディの各信号を送信する。

また、ブリッジ制御部（１）とブリッジ制御部（３）との間では、エラーの信号も送受信される。

なお、ブリッジ制御部（１）２１２３とブリッジ制御部（４）２１２３との間、ブリッジ制御部（３）２１２３とブリッジ制御部（２）２１２３との間、さらにブリッジ制御部（２）２１２３とブリッジ制御部（４）２１２３との間も同様である。

＜ライトブリッジ動作＞
図８により、ライトブリッジ動作の一例を説明する。図８はライトブリッジ動作を示すフロー図である。

バス（１）上のプロセッサ２１３からバス（３）上のリンク制御ＬＳＩ２１１に対してライト動作が行われた場合のブリッジ制御部（１）２１２３とブリッジ制御部（３）２１２３の動作の例では、図８に示すように、まず、ブリッジ制御部（１）は、ライトアドレス／コマンドを受信すると（Ｓ２０１）、ライトバッファがＦＵＬＬか否かを判定する（Ｓ２０２）。この判定の結果、ＦＵＬＬの場合（ｙ）はバスリトライを行い、ＦＵＬＬでない場合（ｎ）はバッファのＢＵＳＹ設定、ライトデータの格納を行う（Ｓ２０３）。

続いて、ブリッジ制御部（１）は、ライトアドレスをデコードし（Ｓ２０４）、ライトブリッジ要求を、ブリッジ制御部（３）に対して行う。この際に、リクエスト、ライトアドレス、コマンド、カウントの各信号を送信する（Ｓ２０５）。そして、ブリッジ制御部（３）は、ライトブリッジ要求を受信し（Ｓ２０６）、バス（３）がＢＵＳＹか否かを判定する（Ｓ２０７）。この判定の結果、ＢＵＳＹの場合（ｙ）はバスリトライを行い、ＢＵＳＹでない場合（ｎ）は、データ受信をイネーブル状態にして（Ｓ２０８）、イネーブル信号をブリッジ制御部（１）に対して送信する。そして、ブリッジ制御部（１）は、データをブリッジ制御部（３）に対して送出する（Ｓ２０９）。

さらに、ブリッジ制御部（３）は、全データを受信すると、エンド信号をブリッジ制御部（１）に対して送信し（Ｓ２１０）、これによりブリッジ動作が終了となる（Ｓ２１１）。そして、ブリッジ制御部（１）は、バッファのＢＵＳＹ解除を行い（Ｓ２１２）、これによりブリッジ動作が終了となる（Ｓ２１３）。

以上のライトブリッジ動作において、ブリッジ制御部（１）では、ライトアドレス／コマンド受信からライトデータ格納までがバス（１）ライト動作であり、ライトアドレス／コマンド受信からブリッジ動作終了までがブリッジ（１）動作となる。また、ブリッジ制御部（３）では、バス（３）ＢＵＳＹ？から全データ受信までがバス（３）ライト動作であり、ライトブリッジ要求受信からブリッジ動作終了までがブリッジ（３）動作となる。

＜リードブリッジ動作＞
図９により、リードブリッジ動作の一例を説明する。図９はリードブリッジ動作を示すフロー図である。

バス（１）上のプロセッサ２１３からバス（３）上のリンク制御ＬＳＩ２１１に対してリード動作が行われた場合のブリッジ制御部（１）２１２３とブリッジ制御部（３）２１２３の動作の例では、図９に示すように、まず、ブリッジ制御部（１）は、リードアドレス／コマンドを受信すると（Ｓ３０１）、リードブリッジがＢＵＳＹか否かを判定する（Ｓ３０２）。この判定の結果、ＢＵＳＹの場合（ｙ）はバスリトライを行い、ＢＵＳＹでない場合（ｎ）はバス（１）のＳｐｌｉｔ要求を行う（Ｓ３０３）。

続いて、ブリッジ制御部（１）は、リードアドレスをデコードし（Ｓ３０４）、リードブリッジ要求を、ブリッジ制御部（３）に対して行う。この際に、リクエスト、リードアドレス、コマンド、カウントの各信号を送信する（Ｓ３０５）。そして、ブリッジ制御部（３）は、リードブリッジ要求を受信し（Ｓ３０６）、バス（３）がＢＵＳＹか否かを判定する（Ｓ３０７）。この判定の結果、ＢＵＳＹの場合（ｙ）はバスリトライを行い、ＢＵＳＹでない場合（ｎ）は、バス（３）によるリード動作を行い（Ｓ３０８）、リードデータをレディ状態にして、レディ信号をブリッジ制御部（１）に対して送信する（Ｓ３０９）。

さらに、ブリッジ制御部（１）は、バス（１）がＢＵＳＹか否かを判定する（Ｓ３１０）。この判定の結果、ＢＵＳＹの場合（ｙ）はバスリトライを行い、ＢＵＳＹでない場合（ｎ）は、データ受信をイネーブル状態にして（Ｓ３１１）、イネーブル信号をブリッジ制御部（２）に対して送信する。そして、ブリッジ制御部（３）は、データをブリッジ制御部（１）に対して送信する（Ｓ３１２）。

さらに、ブリッジ制御部（１）は、全データを受信すると、エンド信号をブリッジ制御部（３）に対して送信し（Ｓ３１３）、これによりブリッジ動作が終了となる（Ｓ３１４）。そして、ブリッジ制御部（３）は、バッファのＢＵＳＹ解除を行い（Ｓ３１５）、これによりブリッジ動作が終了となる（Ｓ３１６）。

以上のリードブリッジ動作において、ブリッジ制御部（１）では、リードアドレス／コマンド受信からバス（１）Ｓｐｌｉｔ要求までがバス（１）リード動作（１）、データ受信イネーブルから全データ受信までがバス（１）リード動作（２）であり、リードアドレス／コマンド受信からブリッジ動作終了までがブリッジ（１）動作となる。また、ブリッジ制御部（３）では、バス（３）リード動作がバス（３）リード動作であり、リードブリッジ要求受信からブリッジ動作終了までがブリッジ（３）動作となる。

＜ライトブリッジ動作（バス（３）故障ケース（１））＞
図１０により、ライトブリッジ動作（バス（３）故障ケース（１））の一例を説明する。図１０はライトブリッジ動作（バス（３）故障ケース（１））を示すフロー図である。

バス（１）上のプロセッサ２１３から故障しているバス（３）上のリンク制御ＬＳＩ２１１に対してライト動作が行われた場合のブリッジ制御部（１）２１２３とブリッジ制御部（３）２１２３の動作の例では、ブリッジ制御部（１）は、ライトアドレスのデコード時に、ブリッジ制御部内のブリッジ先エラー情報を参照することにより、ブリッジ先がエラー状態であることを認識し、ブリッジ制御部（３）とやり取りすることなく、終結する。

すなわち、図１０に示すように、ブリッジ制御部（３）は、バス（３）の故障を検出すると、エラー信号をブリッジ制御部（１）に対して送信する（Ｓ４０１）。そして、ブリッジ制御部（１）は、バス（３）のエラー設定を行う（Ｓ４０２）。

以降は、ブリッジ制御部（１）において、前記ライトブリッジ動作（図８）と同様に、ライトアドレス／コマンド受信（Ｓ４０３）、ライトバッファＦＵＬＬ？（Ｓ４０４）、バッファＢＵＳＹ設定、ライトデータ格納（Ｓ４０５）を行う。

そして、ブリッジ制御部（１）は、ライトアドレスをデコードし（Ｓ４０６）、バス（３）がエラー状態であるか否かを判定する（Ｓ４０７）。この判定の結果、エラー状態でない場合（ｎ）はブリッジ要求を行い、エラー状態の場合（ｙ）はバッファＢＵＳＹ解除（Ｓ４０８）を行い、これによりブリッジ動作が終了となる（Ｓ４０９）。

＜ライトブリッジ動作（バス（３）故障ケース（２））＞
図１１により、ライトブリッジ動作（バス（３）故障ケース（２））の一例を説明する。図１１はライトブリッジ動作（バス（３）故障ケース（２））を示すフロー図である。

前記図１０との違いは、バス（３）が実際に動作した段階で故障を検出している点である。

すなわち、図１１に示すように、ブリッジ制御部（１）２１２３とブリッジ制御部（３）２１２３において、前記ライトブリッジ動作（図８）と同様に、ライトアドレス／コマンド受信（Ｓ５０１）、ライトバッファＦＵＬＬ？（Ｓ５０２）、バッファＢＵＳＹ設定、ライトデータ格納（Ｓ５０３）、ライトアドレスデコード（Ｓ５０４）、ライトブリッジ要求（Ｓ５０５）、ライトブリッジ要求受信（Ｓ５０６）、バス（３）ＢＵＳＹ？（Ｓ５０７）を行う。

そして、ブリッジ制御部（３）は、バス（３）の故障を検出すると、エラー信号をブリッジ制御部（１）に対して送信する（Ｓ５０８）。そして、ブリッジ制御部（１）は、バッファＢＵＳＹ解除（Ｓ５０９）を行い、これによりブリッジ動作が終了となる（Ｓ５１０）。

この図１１および前記図１０の動作は共に、バス（３）の障害であることをブリッジ制御部（１）２１２３が認識し、ブリッジ制御部（１）内のライトバッファを開放させ、バス（１）−（３）ブリッジ動作を終了させることで、バス（３）の障害によって、バス（１）−（４）間のブリッジ動作に影響を与えることがない。

また、この動作において、プロセッサ２１３はライト動作がバス（３）上のリンク制御ＬＳＩ２１１に正しく行われたかどうかは分からないが、前記図５で示すように、チャネル制御部２１０でのコマンド処理はリンク制御ＬＳＩ２１１とプロセッサ２１３間でインターロックを取りながら処理されているため、これらのフローのようにバス（３）が故障している場合は、相手から応答がないという契機で、チャネル制御ＬＳＩ２１２のバスエラーレジスタ２１２５を参照することで、バス（３）の障害を検出することができる。

＜リードブリッジ動作（バス（３）故障ケース（１））＞
図１２により、リードブリッジ動作（バス（３）故障ケース（１））の一例を説明する。図１２はリードブリッジ動作（バス（３）故障ケース（１））を示すフロー図である。

バス（１）上のプロセッサ２１３から故障しているバス（３）上のリンク制御ＬＳＩ２１１に対してリード動作が行われた場合のブリッジ制御部（１）２１２３とブリッジ制御部（３）２１２３の動作の例では、ブリッジ制御部（１）は、リードアドレスのデコード時に、ブリッジ制御部内のブリッジ先エラー情報を参照することにより、ブリッジ先がエラー状態であることを認識し、ブリッジ制御部（３）とやり取りすることなく、プロセッサのリード要求に対して、リードデータの代わりにエラーメッセージを変更する。

すなわち、図１２に示すように、ブリッジ制御部（３）は、バス（３）の故障を検出すると、エラー信号をブリッジ制御部（１）に対して送信する（Ｓ６０１）。そして、ブリッジ制御部（１）は、バス（３）のエラー設定を行う（Ｓ６０２）。

以降は、ブリッジ制御部（１）において、前記リードブリッジ動作（図９）と同様に、リードアドレス／コマンド受信（Ｓ６０３）、リードブリッジＢＵＳＹ？（Ｓ６０４）、バス（１）Ｓｐｌｉｔ（Ｓ６０５）、リードアドレスデコード（Ｓ６０６）を行う。

そして、ブリッジ制御部（１）は、バス（３）がエラー状態であるか否かを判定する（Ｓ６０７）。この判定の結果、エラー状態でない場合（ｎ）はブリッジ要求を行い、エラー状態の場合（ｙ）はバス（１）がＢＵＳＹか否かを判定する（Ｓ６０８）。この判定の結果、ＢＵＳＹの場合（ｙ）はバスリトライを行い、ＢＵＳＹでない場合（ｎ）は、Ｓｐｌｉｔエラーメッセージ送出（Ｓ６０９）を行い、これによりブリッジ動作が終了となる（Ｓ６１０）。

＜リードブリッジ動作（バス（３）故障ケース（２））＞
図１３により、リードブリッジ動作（バス（３）故障ケース（２））の一例を説明する。図１３はリードブリッジ動作（バス（３）故障ケース（２））を示すフロー図である。

前記図１２との違いは、バス（３）が実際に動作した段階で故障を検出している点である。

すなわち、図１３に示すように、ブリッジ制御部（１）２１２３とブリッジ制御部（３）２１２３において、前記リードブリッジ動作（図９）と同様に、リードアドレス／コマンド受信（Ｓ７０１）、リードブリッジＢＵＳＹ？（Ｓ７０２）、バス（１）Ｓｐｌｉｔ（Ｓ７０３）、リードアドレスデコード（Ｓ７０４）、リードブリッジ要求（Ｓ７０５）、リードブリッジ要求受信（Ｓ７０６）、バス（３）ＢＵＳＹ？（Ｓ７０７）を行う。

そして、ブリッジ制御部（３）は、バス（３）の故障を検出すると、エラー信号をブリッジ制御部（１）に対して送信する（Ｓ７０８）。そして、ブリッジ制御部（１）は、バス（３）エラー設定（Ｓ７０９）を行い、バス（１）がＢＵＳＹか否かを判定する（Ｓ７１０）。この判定の結果、ＢＵＳＹの場合（ｙ）はバスリトライを行い、ＢＵＳＹでない場合（ｎ）は、Ｓｐｌｉｔエラーメッセージ送出（Ｓ７１１）を行い、これによりブリッジ動作が終了となる（Ｓ７１２）。

この図１３および前記図１２の動作は共に、バス（３）の障害であることをブリッジ制御部（１）２１２３が認識し、バス（１）に対してエラーメッセージを返し、バス（１）−（３）ブリッジ動作を終了させることで、バス（３）の障害によって、バス（１）−（４）間のブリッジ動作に影響を与えることがない。

＜バス（３）障害時のブリッジパス＞
図１４により、バス（３）障害時のブリッジパスの一例を説明する。図１４はバス（３）障害時のブリッジパスを示す説明図である。

バス（３）障害時のブリッジパスの例では、図１４に示すように、バス（３）に障害が発生し、この障害を検出したブリッジ制御部（３）２１２３は、ブリッジ制御部（１），（２）２１２３に対してエラーを通知することにより、ブリッジ制御部（１），（２）はバス（３）へのブリッジ動作をあきらめる。

この際に、バス（１）−（４）間、バス（２）−（４）間のブリッジ動作は、問題なく動作する。

＜バス（３）のブリッジ先空間ＭＡＰ＞
図１５により、バス（３）のブリッジ先空間ＭＡＰの一例を説明する。図１５はバス（３）のブリッジ先空間ＭＡＰを示す説明図である。

バス（３）のブリッジ先空間ＭＡＰの例では、図１５に示すように、各アドレスに対してブリッジ先が割り当てられており、ブリッジ制御部（３）２１２３は、このアドレスをデコードし、ブリッジ先を決定する。

たとえば、アドレス０ｘ００００００００にアクセスがあると、バス（１）へのブリッジであることから、ブリッジ制御部（１）２１２３にリクエストを出し、アドレス０ｘ３０００００００ならば、バス（２）へのブリッジなので、ブリッジ制御部（２）２１２３にリクエストを出す。また、アドレス０ｘ５０００００００にアクセスがある場合は、２重ライトなので、ブリッジ制御部（１）２１２３とブリッジ制御部（２）２１２３にリクエストを出す。なお、２重ライトの動作については後述する。

＜２重ライトブリッジ動作＞
図１６により、２重ライトブリッジ動作の一例を説明する。図１６は２重ライトブリッジ動作を示すフロー図である。

バス（３）上のリンク制御ＬＳＩ２１１からバス（１），（２）上のプロセッサ２１３に対してライト動作が行われた場合のブリッジ制御部（３）２１２３とブリッジ制御部（１），（２）２１２３の動作の例では、前記ライトブリッジ動作（図８）と同様の動作がブリッジ制御部（１）２１２３とブリッジ制御部（２）２１２３に対して実行される。

すなわち、図１６に示すように、ブリッジ制御部（３）は、ライトアドレス／コマンド受信（Ｓ８０１）、ライトバッファＦＵＬＬ？（Ｓ８０２）、バッファＢＵＳＹ設定、ライトデータ格納（Ｓ８０３）、ライトアドレスデコード（Ｓ８０４）を行う。

そして、ブリッジ制御部（３）は、まず、ライトブリッジ要求を、ブリッジ制御部（３）に対して行い（Ｓ８０５）、データをブリッジ制御部（１）に対して送出する（Ｓ８０６）。そして、ブリッジ制御部（１）は、バス（１）ライト動作を行い（Ｓ８０７）、ブリッジ動作が終了したら、エンド信号をブリッジ制御部（３）に対して送信する（Ｓ８０８）。

同様に、ブリッジ制御部（３）は、ライトブリッジ要求を、ブリッジ制御部（２）に対して行い（Ｓ８０９）、データをブリッジ制御部（２）に対して送出する（Ｓ８１０）。そして、ブリッジ制御部（２）は、バス（２）ライト動作を行い（Ｓ８１１）、ブリッジ動作が終了したら、エンド信号をブリッジ制御部（３）に対して送信する（Ｓ８１２）。

そして、ブリッジ制御部（３）は、バッファのＢＵＳＹ解除を行い（Ｓ８１３）、これによりブリッジ動作が終了となる（Ｓ８１４）。

＜２重ライトを用いたコマンド処理依頼方法＞
図１７により、２重ライトを用いたコマンド処理依頼方法の一例を説明する。図１７は２重ライトを用いたコマンド処理依頼方法を示すフロー図である。

２重ライトを用いたコマンド処理依頼方法においては、前記チャネル制御部２１０の動作（図４）と同様の動作が２つのプロセッサ２１３に対して実行される。

すなわち、図１７に示すように、リンク制御ＬＳＩ２１１は、ホストコマンドを受信すると（Ｓ９０１）、２重書きエリアに対して、コマンド通知、コマンドパラメータ通知、コマンド処理依頼を行い（Ｓ９０２）、コマンドを通知されたプロセッサ（この例ではＭＰ（０）と（２））２１３は、コマンドのキャッチアップ時に、リンク制御ＬＳＩ２１１に対してコマンド受領の応答を送信する（Ｓ９０３）。

そして、リンク制御ＬＳＩ２１１は、通常、早いもの順で、コマンド受領の応答のあったプロセッサ（この例ではＭＰ（２））２１３にコマンドを処理させる。このとき、リンク制御ＬＳＩ２１１はチャネル制御ＬＳＩ２１２へデータ転送を開始し（Ｓ９０４）、さらに、２重書きエリアに対して、プロセッサ（ＭＰ（２））２１３を選択したことを含むステータスを通知することで（Ｓ９０５）、プロセッサ（ＭＰ（２））２１３がステータスチェック（Ｓ９０６）の後に正式にコマンド処理を開始する（Ｓ９０７）。一方、遅れてコマンド受領（Ｓ９０８）の応答のあったプロセッサ（ＭＰ（０））２１３は、ステータスチェック（Ｓ９０９）の後に別処理を開始することができる（Ｓ９１０）。

＜別のチャネル制御部の構成＞
図１８により、本実施の形態において、別のチャネル制御部の構成の一例を説明する。図１８は別のチャネル制御部の構成を示す構成図である。

別のチャネル制御部２１０ａにおいて、前記図２の構成と異なる点は、図１８に示すように、２つのチャネル制御ＬＳＩ（１）と（２）間をバス（２）で接続し、さらにこのバス（２）にパス管理情報メモリ２１４を設けた点である。他のリンク制御ＬＳＩ２１１、チャネル制御ＬＳＩ２１２、プロセッサ（ＭＰ）２１３は、前記図２と同様の構成および機能を有するものであるので、ここでの説明は省略する。

このパス管理情報メモリ２１４は、管理端末２５０やリンク制御ＬＳＩ２１１よりアクセス可能で、管理端末２５０よりパスの接続可否情報が設定され、リンク制御ＬＳＩ２１１がパス管理情報メモリ２１４を参照し、パスの確立制御を行う。また、パスの確立情報などと接続状態情報をリンク制御ＬＳＩ２１１が記録することで、管理端末２５０よりそのパス状態を参照することができる。

＜パス管理情報メモリの構成＞
図１９により、パス管理情報メモリの構成の一例を説明する。図１９はパス管理情報メモリの構成を示す説明図である。

パス管理情報メモリ２１４には、図１９に示すように、接続可能ＩＰや、接続中ＩＰ、接続開始時、接続終了時を含む接続情報などが格納される。パス確立可否を判断する上で、相手を識別する情報としてＩＰを示す。これは、相手識別が可能であれば、ファイバチャネルのＷＷＮなどでもよい。また、接続情報として、現在接続中のＩＰやその時間を記録しておき、管理端末２５０により各チャネルのパス状況を把握することができる。

＜パス確立手順＞
図２０により、パス確立手順の一例を説明する。図２０はパス確立手順を示すフロー図である。

パス管理情報メモリ２１４を用いて、リンク制御ＬＳＩ２１１がパス確立を行う場合には、まず、管理端末２５０は、パス管理情報メモリ２１４に接続可能ＩＰを設定する（Ｓ１００１）。そして、リンク制御ＬＳＩ２１１は、バス接続要求を受信すると（Ｓ１００２）、パス管理情報メモリ２１４から接続可能ＩＰをリードし（Ｓ１００３）、パス確立を判定する（Ｓ１００４）。この判定の結果、パス確立が不可能な場合（ｎ）には要求を拒否し、パス確立が可能な場合（ｙ）はパス接続受領を送信する（Ｓ１００５）。さらに、リンク制御ＬＳＩ２１１は、パス管理情報メモリ２１４に接続情報をライトする（Ｓ１００６）。そして、管理端末２５０は、パス管理情報メモリ２１４から接続情報を採取する（Ｓ１００７）。

＜本実施の形態の効果＞
（１）チャネル制御ＬＳＩ２１２にブリッジ制御部２１２３を内蔵することにより、チャネル制御ＬＳＩ２１２にバスブリッジ制御機能を持たせ、１つのチャネル当たりに必要なＬＳＩ数を削減することで、リンク制御ＬＳＩ２１１、プロセッサ２１３を複数接続するなど、より多くのチャネルをパッケージ上に実装することが可能となる。

すなわち、従来の構成におけるチャネル制御部は、リンク制御、チャネル制御、バスブリッジはそれぞれ独立したＬＳＩで構成されていたが、チャネル数の増加や、システム構成の自由度を上げるためには、複数のＬＳＩ、また複数バスをパッケージ上に配置する必要があり、配置面積やバス速度などが問題になっていたが、本実施の形態ではこの問題を解決することができる。

（２）チャネル制御ＬＳＩ２１２に内蔵したブリッジ制御部２１２３を複数対複数でブリッジ可能とし、ブリッジ制御部２１２３に複数のライトバッファを持ち、そのアドレスによりブリッジ先を変更させることにより、バス（１）上のプロセッサ２１３と、バス（３），（４）上のリンク制御ＬＳＩ２１１とのアクセスが可能となり、これによって各チャネル動作の自由度が上がり、負荷分散などの制御が可能となる。また、内部接続部２６０への接続線が複数になるので、信頼性の向上が可能となる。

すなわち、従来の構成では、バス（３）上のリンク制御ＬＳＩの負荷が上がった場合に、処理できるプロセッサはバス（１）上のプロセッサに制限（バス（３）はバス（２）につながっていないため）されるという問題があったが、本実施の形態ではこの問題を解決することができる。

（３）チャネル制御ＬＳＩ２１２に内蔵したブリッジ制御部２１２３が接続先のバス状態を監視し、ブリッジ要求が障害バスにされた場合は、そのブリッジ動作をスイープし、ブリッジ先が別バスであれば、その動作は正常にブリッジさせることにより、ブリッジ先の障害などに影響されることなく、他のブリッジ動作を継続させることができる。

すなわち、従来の構成では、バス（３）の障害に引きずられて、他のバスに障害が伝播する。バス（３）に障害が発生しても、ブリッジ内バッファにあるデータや、バス（１）もしくは（２）上のプロセッサの同障害検出によるアクセス停止までラグがあるため、障害バスへのアクセスが発生する。その場合に、ブリッジ内バッファにデータが処理されない、バス（１）もしくは（２）上でリトライタイムアウトが発生するなどの障害が発生するという問題があったが、本実施の形態ではこの問題を解決することができる。

（４）チャネル制御ＬＳＩ２１２のブリッジ制御部２１２３に２重ライトの機能を持たせることで、バス（３）上のリンク制御ＬＳＩ２１１が発行したライトコマンドをバス（１），（２）上の２つのプロセッサ２１３に通信させ、コマンドを受領して処理可能なプロセッサのうち、応答の速いプロセッサに処理を依頼することで、ホストコマンドをより効果的に処理させることにより、リンク制御ＬＳＩ２１１がホストコマンドを処理させるプロセッサを、より少ない通信回数で、選択的に決定することができる。

すなわち、従来の構成では、リンク制御ＬＳＩにおいて、ホストコマンドの処理をプロセッサに依頼する場合に、選択可能なプロセッサを順番に選択していく場合、ある時間に暇なプロセッサと忙しいプロセッサが発生する可能性があり、処理にむらが発生する。また、プロセッサの負荷状況をリンク制御ＬＳＩが把握するのは困難であり（たとえばプロセッサ自身が自分の負荷状態をプロセッサの特定メモリに記憶しても、リンク制御ＬＳＩは各プロセッサの同メモリをリードして比較するといった処理が必要になる）、どのような基準でプロセッサを選択するかが問題であったが、本実施の形態ではこの問題を解決することができる。

（５）２つのチャネル制御ＬＳＩ２１２間のバス上にパス管理情報メモリ２１４を設けた構成をとり、管理端末２５０が従来は共有メモリ２２０に置かれていたパスの接続可否情報を同構成のパス管理情報メモリ２１４に格納し、パス管理情報メモリ２１４をリンク制御ＬＳＩ２１１が参照してパスの接続可否を判断することにより、リンク制御ＬＳＩ２１１が論理パスの確立判断をすることで、プロセッサ２１３の負荷を低減させることができる。特に、不正な論理パス確立要求に対して、ストレージシステム１００の処理能力ダウンを防ぐことができる。

すなわち、従来の構成では、インターネットなどの不特定多数が接続可能なネットワークを介して情報処理装置とストレージ制御装置とをつなぐ場合、ストレージ制御装置に対して複数の論理パス（データの入出力を行うためのパス）の接続要求が発生する。従来は、リンク制御ＬＳＩが受信した論理パス接続要求をプロセッサに処理依頼し、プロセッサは共有メモリを参照し、その接続可否を判断してリンク制御ＬＳＩに通知することで、論理パスの確立が行われていたが、上述のように不特定多数から接続要求がある場合、そのパス接続可否判断が増加し、プロセッサの処理能力低下、ひいてはシステム全体の処理能力のダウンにつながるという問題があったが、本実施の形態ではこの問題を解決することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の一実施の形態に係るストレージシステムを含むシステムの全体構成を示す構成図である。 本発明の一実施の形態に係るストレージシステムにおいて、チャネル制御部の構成を示す構成図である。 図２に対する比較例として、従来のチャネル制御部の構成を示す構成図である。 本発明の一実施の形態に係るストレージシステムにおいて、チャネル制御部の動作を示すフロー図である。 本発明の一実施の形態に係るストレージシステムにおいて、チャネル制御ＬＳＩの構成を示す構成図である。 本発明の一実施の形態に係るストレージシステムにおいて、ブリッジ制御部の構成を示す説明図である。 本発明の一実施の形態に係るストレージシステムにおいて、ブリッジ制御部間の接続信号を示す説明図である。 本発明の一実施の形態に係るストレージシステムにおいて、ライトブリッジ動作を示すフロー図である。 本発明の一実施の形態に係るストレージシステムにおいて、リードブリッジ動作を示すフロー図である。 本発明の一実施の形態に係るストレージシステムにおいて、ライトブリッジ動作（バス（３）故障ケース（１））を示すフロー図である。 本発明の一実施の形態に係るストレージシステムにおいて、ライトブリッジ動作（バス（３）故障ケース（２））を示すフロー図である。 本発明の一実施の形態に係るストレージシステムにおいて、リードブリッジ動作（バス（３）故障ケース（１））を示すフロー図である。 本発明の一実施の形態に係るストレージシステムにおいて、リードブリッジ動作（バス（３）故障ケース（２））を示すフロー図である。 本発明の一実施の形態に係るストレージシステムにおいて、バス（３）障害時のブリッジパスを示す説明図である。 本発明の一実施の形態に係るストレージシステムにおいて、バス（３）のブリッジ先空間ＭＡＰを示す説明図である。 本発明の一実施の形態に係るストレージシステムにおいて、２重ライトブリッジ動作を示すフロー図である。 本発明の一実施の形態に係るストレージシステムにおいて、２重ライトを用いたコマンド処理依頼方法を示すフロー図である。 本発明の一実施の形態に係るストレージシステムにおいて、別のチャネル制御部の構成を示す構成図である。 本発明の一実施の形態に係るストレージシステムにおいて、パス管理情報メモリの構成を示す説明図である。 本発明の一実施の形態に係るストレージシステムにおいて、パス確立手順を示すフロー図である。

符号の説明

１００…ストレージシステム、２００…ストレージ制御装置、２１０，２１０ａ…チャネル制御部、２１１…リンク制御ＬＳＩ、２１２…チャネル制御ＬＳＩ、２１２１…バスＩ／Ｆ、２１２２…内部接続Ｉ／Ｆ、２１２３…ブリッジ制御部、２１２４…ＤＭＡ、２１２５…バスエラーレジスタ、２１３…プロセッサ、２１４…パス管理情報メモリ、２１６…バスブリッジ、２２０…共有メモリ、２３０…キャッシュメモリ、２４０…ディスク制御部、２５０…管理端末、２６０…内部接続部、３００…ストレージ駆動装置、３１０…記憶ボリューム、５００…情報処理装置、６００…ＳＡＮ。

Claims (17)

1. データを記憶する複数の記憶ボリュームと、前記複数の記憶ボリュームに対するデータ入出力を制御するディスク制御部と、外部からのデータ入出力要求を受けるチャネル制御部と、前記チャネル制御部および前記ディスク制御部によって通信される制御情報が格納される共有メモリと、前記チャネル制御部と前記ディスク制御部との間で通信されるデータが一時的に保存されるキャッシュメモリと、前記チャネル制御部、前記ディスク制御部、前記共有メモリおよび前記キャッシュメモリに接続される内部接続部と、前記チャネル制御部、前記ディスク制御部および前記共有メモリに接続され、自ディスクアレイ装置を管理する管理端末とを有し、
   前記チャネル制御部は、前記外部との間で通信を行う複数のリンク制御ＬＳＩと、前記外部からのデータ入出力コマンドを処理する複数のプロセッサと、前記複数のリンク制御ＬＳＩおよび前記複数のプロセッサにそれぞれ接続された複数のバスを切り換え、前記リンク制御ＬＳＩに接続されたバスと前記プロセッサに接続されたバスとを接続して、前記プロセッサの指示により前記リンク制御ＬＳＩと前記キャッシュメモリとの間でデータを転送するチャネル制御ＬＳＩとを有し、
   前記チャネル制御ＬＳＩは、前記複数のリンク制御ＬＳＩおよび前記複数のプロセッサにそれぞれ接続された複数のバスを切り換え、前記複数のリンク制御ＬＳＩのそれぞれに接続された第３および第４のバスを含む各バスと前記複数のプロセッサのそれぞれに接続された第１および第２のバスを含む各バスとを接続する第１〜第４のブリッジ制御部を含む複数のブリッジ制御部と、前記複数のブリッジ制御部により接続された各バス上の前記リンク制御ＬＳＩと前記キャッシュメモリとの間でデータを転送する複数のＤＭＡとを有し、
   （１）前記第１のバス上のプロセッサから故障検出の前記第３のバス上のリンク制御ＬＳＩに対してライト動作が行われた場合の前記第１のブリッジ制御部と前記第３のブリッジ制御部における第１のライトブリッジ動作では、
   （１１）前記第３のブリッジ制御部は、前記第３のバスの故障を検出すると、エラー信号を前記第１のブリッジ制御部に対して送信し、
   （１２）前記第１のブリッジ制御部は、前記第３のバスのエラー設定を行い、
   （１３）前記第１のブリッジ制御部は、ライトアドレス／コマンドを受信すると、ライトバッファがＦＵＬＬか否かを判定し、この判定の結果、ＦＵＬＬの場合はバスリトライを行い、ＦＵＬＬでない場合はバッファのＢＵＳＹ設定とライトデータの格納を行い、
   （１４）前記第１のブリッジ制御部は、ライトアドレスをデコードし、前記第３のバスがエラー状態であるか否かを判定し、この判定の結果、エラー状態でない場合はブリッジ要求を行い、エラー状態の場合はバッファのＢＵＳＹ解除を行い、ブリッジ動作が終了となるものであり、
   （２）前記第１のバス上のプロセッサから故障検出の前記第３のバス上のリンク制御ＬＳＩに対してライト動作が行われた場合の前記第１のブリッジ制御部と前記第３のブリッジ制御部における第２のライトブリッジ動作では、
   （２１）前記第１のブリッジ制御部は、ライトアドレス／コマンドを受信すると、ライトバッファがＦＵＬＬか否かを判定し、この判定の結果、ＦＵＬＬの場合はバスリトライを行い、ＦＵＬＬでない場合はバッファのＢＵＳＹ設定とライトデータの格納を行い、
   （２２）前記第１のブリッジ制御部は、ライトアドレスをデコードし、ライトブリッジ要求を、前記第３のブリッジ制御部に対して行い、
   （２３）前記第３のブリッジ制御部は、ライトブリッジ要求を受信し、前記第３のバスがＢＵＳＹか否かを判定し、この判定の結果、ＢＵＳＹの場合はバスリトライを行い、
   （２４）前記第３のブリッジ制御部は、前記第３のバスの故障を検出すると、エラー信号を前記第１のブリッジ制御部に対して送信し、
   （２５）前記第１のブリッジ制御部は、バッファのＢＵＳＹ解除を行い、ブリッジ動作が終了となるものであり、
   （３）前記第１のバス上のプロセッサから故障検出の前記第３のバス上のリンク制御ＬＳＩに対してリード動作が行われた場合の前記第１のブリッジ制御部と前記第３のブリッジ制御部における第１のリードブリッジ動作では、
   （３１）前記第３のブリッジ制御部は、前記第３のバスの故障を検出すると、エラー信号を前記第１のブリッジ制御部に対して送信し、
   （３２）前記第１のブリッジ制御部は、前記第３のバスのエラー設定を行い、
   （３３）前記第１のブリッジ制御部は、リードアドレス／コマンドを受信すると、リードブリッジがＢＵＳＹか否かを判定し、この判定の結果、ＢＵＳＹの場合はバスリトライを行い、ＢＵＳＹでない場合は前記第１のバスのＳｐｌｉｔ要求を行い、
   （３４）前記第１のブリッジ制御部は、リードアドレスをデコードし、
   （３５）前記第１のブリッジ制御部は、前記第３のバスがエラー状態であるか否かを判定し、この判定の結果、エラー状態でない場合はブリッジ要求を行い、エラー状態の場合は前記第１のバスがＢＵＳＹか否かを判定し、この判定の結果、ＢＵＳＹの場合はバスリトライを行い、ＢＵＳＹでない場合は、Ｓｐｌｉｔエラーメッセージ送出を行い、ブリッジ動作が終了となるものであり、
   （４）前記第１のバス上のプロセッサから故障検出の前記第３のバス上のリンク制御ＬＳＩに対してリード動作が行われた場合の前記第１のブリッジ制御部と前記第３のブリッジ制御部における第２のリードブリッジ動作では、
   （４１）前記第１のブリッジ制御部は、リードアドレス／コマンドを受信すると、リードブリッジがＢＵＳＹか否かを判定し、この判定の結果、ＢＵＳＹの場合はバスリトライを行い、ＢＵＳＹでない場合は前記第１のバスのＳｐｌｉｔ要求を行い、
   （４２）前記第１のブリッジ制御部は、リードアドレスをデコードし、リードブリッジ要求を、前記第３のブリッジ制御部に対して行い、
   （４３）前記第３のブリッジ制御部は、リードブリッジ要求を受信し、前記第３のバスがＢＵＳＹか否かを判定し、この判定の結果、ＢＵＳＹの場合はバスリトライを行い、
   （４４）前記第３のブリッジ制御部は、前記第３のバスの故障を検出すると、エラー信号を前記第１のブリッジ制御部に対して送信し、
   （４５）前記第１のブリッジ制御部は、前記第３のバスのエラー設定を行い、前記第１のバスがＢＵＳＹか否かを判定し、この判定の結果、ＢＵＳＹの場合はバスリトライを行い、ＢＵＳＹでない場合は、Ｓｐｌｉｔエラーメッセージ送出を行い、ブリッジ動作が終了となるものであることを特徴とするディスクアレイ装置。
2. 請求項１記載のディスクアレイ装置において、
   前記第３のブリッジ制御部は、前記第３のバスの故障を検出して前記第３のバスに障害が発生したことを前記第１及び第２のブリッジ制御部に対してエラーを通知し、
   前記第１及び第２のブリッジ制御部は、前記第３のバスへのブリッジ動作をあきらめ、前記第１のバスと前記第４のバスとの間、前記第２のバスと前記第４のバスとの間でブリッジ動作を行うことを特徴とするディスクアレイ装置。
3. 請求項１記載のディスクアレイ装置において、
   前記ブリッジ制御部は、接続先のアドレスを格納するアドレス格納手段を有し、前記アドレス格納手段に格納されたアドレスにより接続先を変更することを特徴とするディスクアレイ装置。
4. 請求項１記載のディスクアレイ装置において、
   前記ブリッジ制御部は、接続先のバス状態を監視する監視機能を有し、前記監視機能による監視の結果、接続先のバスが障害である場合にはブリッジ動作をスイープし、接続先のバスが正常である場合にはブリッジ動作を実行することを特徴とするディスクアレイ装置。
5. 請求項４記載のディスクアレイ装置において、
   前記チャネル制御ＬＳＩは、各バスの状態を格納するバス状態格納手段を有し、
   前記監視機能は、前記バス状態格納手段を参照して各バスの状態を監視することを特徴とするディスクアレイ装置。
6. 請求項５記載のディスクアレイ装置において、
   前記チャネル制御ＬＳＩは、自ブリッジ制御部が自バスの障害を検出した時点で他ブリッジ制御部にエラー信号を送信し、前記他ブリッジ制御部のバス状態格納手段に前記自バスの障害情報を設定することを特徴とするディスクアレイ装置。
7. 請求項１記載のディスクアレイ装置において、
   前記ブリッジ制御部は、２重ライト機能を有し、前記第３のバスに接続されたリンク制御ＬＳＩが発行した入出力コマンドを、前記第１および第２のバスにそれぞれ接続された２つのプロセッサに通信させ、前記入出力コマンドを受領して処理可能なプロセッサのうち、応答の速いプロセッサに処理を依頼することを特徴とするディスクアレイ装置。
8. データを記憶する複数の記憶ボリュームと、前記複数の記憶ボリュームに対するデータ入出力を制御するディスク制御部と、外部からのデータ入出力要求を受けるチャネル制御部と、前記チャネル制御部および前記ディスク制御部によって通信される制御情報が格納される共有メモリと、前記チャネル制御部と前記ディスク制御部との間で通信されるデータが一時的に保存されるキャッシュメモリと、前記チャネル制御部、前記ディスク制御部、前記共有メモリおよび前記キャッシュメモリに接続される内部接続部と、前記チャネル制御部、前記ディスク制御部および前記共有メモリに接続され、自ディスクアレイ装置を管理する管理端末とを有し、
   前記チャネル制御部は、前記外部との間で通信を行う複数のリンク制御ＬＳＩと、前記外部からのデータ入出力コマンドを処理する複数のプロセッサと、前記複数のリンク制御ＬＳＩおよび前記複数のプロセッサにそれぞれ接続された複数のバスを切り換え、前記リンク制御ＬＳＩに接続されたバスと前記プロセッサに接続されたバスとを接続して、前記プロセッサの指示により前記リンク制御ＬＳＩと前記キャッシュメモリとの間でデータを転送する複数のチャネル制御ＬＳＩと、前記複数のチャネル制御ＬＳＩ間を接続するバス上に設けられ、パスの接続可否情報を格納する記憶手段とを有し、
   前記チャネル制御ＬＳＩは、前記複数のリンク制御ＬＳＩおよび前記複数のプロセッサにそれぞれ接続された複数のバスを切り換え、前記複数のリンク制御ＬＳＩのそれぞれに接続された第３および第４のバスを含む各バスと前記複数のプロセッサのそれぞれに接続された第１および第２のバスを含む各バスとを接続する第１〜第４のブリッジ制御部を含む複数のブリッジ制御部と、前記複数のブリッジ制御部により接続された各バス上の前記リンク制御ＬＳＩと前記キャッシュメモリとの間でデータを転送する複数のＤＭＡとを有し、
   （１）前記第１のバス上のプロセッサから故障検出の前記第３のバス上のリンク制御ＬＳＩに対してライト動作が行われた場合の前記第１のブリッジ制御部と前記第３のブリッジ制御部における第１のライトブリッジ動作では、
   （１１）前記第３のブリッジ制御部は、前記第３のバスの故障を検出すると、エラー信号を前記第１のブリッジ制御部に対して送信し、
   （１２）前記第１のブリッジ制御部は、前記第３のバスのエラー設定を行い、
   （１３）前記第１のブリッジ制御部は、ライトアドレス／コマンドを受信すると、ライトバッファがＦＵＬＬか否かを判定し、この判定の結果、ＦＵＬＬの場合はバスリトライを行い、ＦＵＬＬでない場合はバッファのＢＵＳＹ設定とライトデータの格納を行い、
   （１４）前記第１のブリッジ制御部は、ライトアドレスをデコードし、前記第３のバスがエラー状態であるか否かを判定し、この判定の結果、エラー状態でない場合はブリッジ要求を行い、エラー状態の場合はバッファのＢＵＳＹ解除を行い、ブリッジ動作が終了となるものであり、
   （２）前記第１のバス上のプロセッサから故障検出の前記第３のバス上のリンク制御ＬＳＩに対してライト動作が行われた場合の前記第１のブリッジ制御部と前記第３のブリッジ制御部における第２のライトブリッジ動作では、
   （２１）前記第１のブリッジ制御部は、ライトアドレス／コマンドを受信すると、ライトバッファがＦＵＬＬか否かを判定し、この判定の結果、ＦＵＬＬの場合はバスリトライを行い、ＦＵＬＬでない場合はバッファのＢＵＳＹ設定とライトデータの格納を行い、
   （２２）前記第１のブリッジ制御部は、ライトアドレスをデコードし、ライトブリッジ要求を、前記第３のブリッジ制御部に対して行い、
   （２３）前記第３のブリッジ制御部は、ライトブリッジ要求を受信し、前記第３のバスがＢＵＳＹか否かを判定し、この判定の結果、ＢＵＳＹの場合はバスリトライを行い、
   （２４）前記第３のブリッジ制御部は、前記第３のバスの故障を検出すると、エラー信号を前記第１のブリッジ制御部に対して送信し、
   （２５）前記第１のブリッジ制御部は、バッファのＢＵＳＹ解除を行い、ブリッジ動作が終了となるものであり、
   （３）前記第１のバス上のプロセッサから故障検出の前記第３のバス上のリンク制御ＬＳＩに対してリード動作が行われた場合の前記第１のブリッジ制御部と前記第３のブリッジ制御部における第１のリードブリッジ動作では、
   （３１）前記第３のブリッジ制御部は、前記第３のバスの故障を検出すると、エラー信号を前記第１のブリッジ制御部に対して送信し、
   （３２）前記第１のブリッジ制御部は、前記第３のバスのエラー設定を行い、
   （３３）前記第１のブリッジ制御部は、リードアドレス／コマンドを受信すると、リードブリッジがＢＵＳＹか否かを判定し、この判定の結果、ＢＵＳＹの場合はバスリトライを行い、ＢＵＳＹでない場合は前記第１のバスのＳｐｌｉｔ要求を行い、
   （３４）前記第１のブリッジ制御部は、リードアドレスをデコードし、
   （３５）前記第１のブリッジ制御部は、前記第３のバスがエラー状態であるか否かを判定し、この判定の結果、エラー状態でない場合はブリッジ要求を行い、エラー状態の場合は前記第１のバスがＢＵＳＹか否かを判定し、この判定の結果、ＢＵＳＹの場合はバスリトライを行い、ＢＵＳＹでない場合は、Ｓｐｌｉｔエラーメッセージ送出を行い、ブリッジ動作が終了となるものであり、
   （４）前記第１のバス上のプロセッサから故障検出の前記第３のバス上のリンク制御ＬＳＩに対してリード動作が行われた場合の前記第１のブリッジ制御部と前記第３のブリッジ制御部における第２のリードブリッジ動作では、
   （４１）前記第１のブリッジ制御部は、リードアドレス／コマンドを受信すると、リードブリッジがＢＵＳＹか否かを判定し、この判定の結果、ＢＵＳＹの場合はバスリトライを行い、ＢＵＳＹでない場合は前記第１のバスのＳｐｌｉｔ要求を行い、
   （４２）前記第１のブリッジ制御部は、リードアドレスをデコードし、リードブリッジ要求を、前記第３のブリッジ制御部に対して行い、
   （４３）前記第３のブリッジ制御部は、リードブリッジ要求を受信し、前記第３のバスがＢＵＳＹか否かを判定し、この判定の結果、ＢＵＳＹの場合はバスリトライを行い、
   （４４）前記第３のブリッジ制御部は、前記第３のバスの故障を検出すると、エラー信号を前記第１のブリッジ制御部に対して送信し、
   （４５）前記第１のブリッジ制御部は、前記第３のバスのエラー設定を行い、前記第１のバスがＢＵＳＹか否かを判定し、この判定の結果、ＢＵＳＹの場合はバスリトライを行い、ＢＵＳＹでない場合は、Ｓｐｌｉｔエラーメッセージ送出を行い、ブリッジ動作が終了となるものであることを特徴とするディスクアレイ装置。
9. 請求項８記載のディスクアレイ装置において、
   前記リンク制御ＬＳＩは、前記記憶手段にアクセス可能で、前記記憶手段を参照してパスの接続可否を判断することを特徴とするディスクアレイ装置。
10. 請求項９記載のディスクアレイ装置において、
    前記記憶手段は、前記管理端末からアクセス可能で、前記管理端末からパスの接続可否情報が設定されることを特徴とするディスクアレイ装置。
11. 請求項１０記載のディスクアレイ装置において、
    前記リンク制御ＬＳＩは、パスの接続状態情報を前記記憶手段に記録し、
    前記管理端末は、前記パスの接続状態を参照可能とすることを特徴とするディスクアレイ装置。
12. 請求項８記載のディスクアレイ装置において、
    前記第３のブリッジ制御部は、前記第３のバスの故障を検出して前記第３のバスに障害が発生したことを前記第１及び第２のブリッジ制御部に対してエラーを通知し、
    前記第１及び第２のブリッジ制御部は、前記第３のバスへのブリッジ動作をあきらめ、前記第１のバスと前記第４のバスとの間、前記第２のバスと前記第４のバスとの間でブリッジ動作を行うことを特徴とするディスクアレイ装置。
13. 請求項８記載のディスクアレイ装置において、
    前記ブリッジ制御部は、接続先のアドレスを格納するアドレス格納手段を有し、前記アドレス格納手段に格納されたアドレスにより接続先を変更することを特徴とするディスクアレイ装置。
14. 請求項８記載のディスクアレイ装置において、
    前記ブリッジ制御部は、接続先のバス状態を監視する監視機能を有し、前記監視機能による監視の結果、接続先のバスが障害である場合にはブリッジ動作をスイープし、接続先のバスが正常である場合にはブリッジ動作を実行することを特徴とするディスクアレイ装置。
15. 請求項１４記載のディスクアレイ装置において、
    前記チャネル制御ＬＳＩは、各バスの状態を格納するバス状態格納手段を有し、
    前記監視機能は、前記バス状態格納手段を参照して各バスの状態を監視することを特徴とするディスクアレイ装置。
16. 請求項１５記載のディスクアレイ装置において、
    前記チャネル制御ＬＳＩは、自ブリッジ制御部が自バスの障害を検出した時点で他ブリッジ制御部にエラー信号を送信し、前記他ブリッジ制御部のバス状態格納手段に前記自バスの障害情報を設定することを特徴とするディスクアレイ装置。
17. 請求項８記載のディスクアレイ装置において、
    前記ブリッジ制御部は、２重ライト機能を有し、前記第３のバスに接続されたリンク制御ＬＳＩが発行した入出力コマンドを、前記第１および第２のバスにそれぞれ接続された２つのプロセッサに通信させ、前記入出力コマンドを受領して処理可能なプロセッサのうち、応答の速いプロセッサに処理を依頼することを特徴とするディスクアレイ装置。

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