JPH03502616A - 情報記憶サブシステム用の非同期データ・チャネル - Google Patents

情報記憶サブシステム用の非同期データ・チャネル

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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 情報記憶サブシステム用の非同期データ・チャネル［Ｍ業上の利用分野］ 本発明は、一般に非同期データ・チャネル及びそのようなチャネル中で非同期デ ータ信号を発生し検出する方法に関し、より具体的には、そのようなデータ・チ ャネルを含む移動媒体タイプの情報記憶サブシステムに関するものである。
［発明の背景技術］ ディスク記憶サブシステムでは、ディスク上の情報を運ぶ共心のトラックが、通 常２つの方法のどちらか１つでツメ−マットされる。固定ブロック・アーキテク チャでは、情報は固定長データ・フィールドに記憶され、その前に固定長識別子 （ＩＤ）フィールドが付く。カウント・キー・データ（ＣＫＤ）アーキテクチャ では、情報は可変長データ・フィールドに記憶され、その前にデータ・フィール ドを識別するキー・フィールドと、その長さを指定するカウント・フィールドが 付く。どちらの場合も、各フィールドは、制御情報を含むギャップで分離されて いる。
各フィ・−ルド内のデータは同期しているが、連続したフィールドが互いに完全 に同期していることは保証されない。したかって、ギャップ領域内の情報には、 後続のフィールドを読み書きする回路を同期させるための同期情報が含まれる。
一般に、同期情報には、「ビット同期」情報とｒバイト同期」情報という２種の タイプのものがある。ビット同期情報の目的はデータをラッチし復号することが できるように、位相ロック発振器（ＰＬＯ）を後続フィールドのビット速度に同 期させることである。バイト同期フィールド情報の目的は、直列化／並列化装置 （Ｓｅｒｄｅｓ）中のデータ・レジスタを後続フィールド中のバイト境界と同期 させることである。
この従来技術の一例は、ＩＢＭ３３１０［接アクセス記憶装置であり、これは固 定ブロック・アーキテクチャでフォーマットされたディスク・ファイルを使用し ている。ディスク・ファイルで、ＩＤフィールド及びデータ・フィールドの前の ギャップには、（クロック情報を含むようにコーディングされた）最高１６バイ トまでの論理ゼロを含む「リード・イン」フィールドが含まれている。これは、 読取り回路または書込み回路のクロックをデータ・フィールド内のデータのビッ ト伝送速度と同期させるために使われるビット同期情報である。
その後に、非ゼロの８ビット同期バイトが続き、これは２進値０００００００１ に復号される。リング・カウンタを使って、データ・フィールド内の直列データ を、同期バイトの最下位ビットと同期した８ビツト・バイトに区分丈る。
同期バイトの１つの１”ビットを復号する際にエラーが発生し、したがって後続 のフィールドと正しく同期しない可能性があるため、同期バイト自体が反復され たより複雑な同期パターンも使用されている。こうした同期バイト用にもっと複 雑な「ソフト」復号論理を使用することもでき、これは限られた数の誤ったビッ トに対して許容性がある。
Ｉ　ＢＭ３３１０直接アクセス記憶装置では、比較的簡単なＭＦＭ　（修正周波 数変ｙＡ）データ・コーディング法を使用している。最近のディスク記憶装置は 、２，７ＲＬＬ　（ランレングス制限）コードを使用しているが、やはり同様の 問題がある。Ｒ，Ｅ、ジェンキンス（Ｊｅｎｋｉｎｓ　）の論文ｒｌＦ／２Ｆ位 相合せシステム（ＩＦ／２Ｆ　Ｐｈａｓｅ　ＡＩｉｇｒ＋ｍｅｎｔ　Ｓｙｓｔｅ ｍ）　Ｊ、ＩＢＭテクニカル・ディスクロージャ奉プルテン、ＶＯｌ。
２３、Ｎｏ、１．１９８０年６月、Ｉ）、３１８には、２バイトにわたって記録 されたビット同期情報が正しく復号されるかどうか検査することにより、２，７ ＲＬＬチヤネルにおけるＩＦクロックと２Ｆクロツクの位相を合わせる技術が開 示されている。
部分応答最尤（ＰＲＭＬ）タイプのチャネルでもバイトの。
同期化が必要である。この種のチャネルは遠隔通信の分野で周知であり、情報記 憶サブシステムのデータ・チャネル用のものも提案されている。情報記憶用のＰ ＲＭＬチャネルは、米国特許第４５７１７３４号明細書に記載されている。こう したチャネルはヴイテルと・チャネルとも呼ばれているが、このチャネルでは、 読戻し信号を等化してサンプリングできる標準化された形にしなければならない 。そうする必要があるのは、サンプリングされディジタル化されたアナログ読戻 し信号が保護される、最尤ディジタル信号列をＰＲＭＬデコーダで指定できるよ うにするためである。信号列中のデータ・フィールド間のギャップに、一連の「 トレーニング」バイトを含めることによって、この等化を適応型のものにするこ とが知られている。典型的な場合、この等化パターンは、できるだけ変動の幅が 広い周波数成分をもつ反復パターンとなる。
バイトまたは「フレーム」または「ワード」の同期化の問題は、英国特許第１’ ４７８７３６号、英国特許第２１２３６５４Ａ号、欧州特許第０１３９５１１Ａ ２号、欧州特許第０２０８５３７Ａ２号の各明細書に記載されているＰＲＭＬチ ャネルでも生じる。これらの特許や特許出願に記載されているＰＲＭＬチャネル は、遠隔通信用に使用される。特別にコーディングしたフレーム同期信号の使用 も考案されているが、記載されている手法は、そうではなく、ヴイテルビ・デコ ーダで計算した「分岐メトリック」を比較することによってフレームの同期を実 現し維持しようとするものである。それが所定のしきい値と異なる場合は、同期 が失われたことになり、位相合せを行なう。この手法はデータとインタリーブし たフレームまたはバイト同期情報が不要になる可能性があるが、その代償として 、デコーダが同期外れになったとき正しく復号が行なわれなくなる期間が時々生 じる。したがって、データを非同期フィールドに分割し、その前にそれ自体の同 期情報を付ける手法は、信頼性が低くなる。
したがって、従来技術は、データ伝送のオーバヘッドが増すことを代償に信頼性 を確保するものである。ディジタル・コード化された音声伝送ではこのことは問 題にならないかもしれないが、ディジタル・データが壊れてはならない応用分野 では、それは全く受は入れられない。
［発明の開示コ したがって、本発明は、データ・フィールド内でビット伝送速度周波数で同期す るデータ・フィールドが、ビット伝送速度周波数の第１の部分倍数で反復する第 １のパターンの制御信号と、ビット伝送速度周波数が第２の部分倍数で反復する 第２のパターンの制御信号とを含む調節領域で分離されるという、非同期信号を 検出するための手段と、前記第１パターンから前記第１部分倍数周波数の第１の クロック信号を誘導する手段と、前記第２パターンから前記第２部分倍数周波数 の第２のクロック信号を誘導する手段と、前記第１クロツク信号と第２クロツク 信号の位相の一致を検出して、前記の一致の検出に対して固定した時間関係で、 データ・フィールドの開始を示す同期信号を生成する手段とを含む、非同期デー タ・チャネルを提供する。
データ・フィールドの開始の指示は、従来技術で生成される、バイト同期、フレ ーム同期、またはワード同期信号に相当する。しかし、バイトのビット・パター ンの比較ではなく位相の・一致によりこの信号を生成するので、従来技術の手法 に比べて簡単で信頼性が高くなる。
本発明が特に宵月なチャネルは、非同期信号をサンプリングする手段と、サンプ リングした非同期信号をその制御入力端に供給される調節信号に応じて等化する 適応等化器と、等化器の出力から非同期信号を発生した可能性の最も高い２進シ ーケンスを出力する最尤指定機構とを含む、部分応答最尤タイプのチャネルで、 特に宵月である。このようなチャネルでは、本発明は、上記第２のパターンの制 御信号からの等止器出力に応答して、そのような調節信号を発生し、それを前記 等化器の制御入力端に印加するための調節手段を設けることが好ましい。
この配置構成の利点は、別に（専用の）バイト同期情報を設ける必要がないこと である。その代り、データ・フィールドの始めを示すための位相情報を、適応等 化器の既存のトレーニング情報に組み込む。
好ましい配置構成では、第１クロツク信号を誘導する手段が、前記第１のパター ンの制御信号の位相にロックするように配置された位相ロック発振器を含み、第 ２クロツク信号を誘導する手段がクロック式リング・カウンタを含む。
さらに、第２クロツク信号を誘導する手段が、前記第２パターンの制御信号を認 識するためのパターン認識機構を含み、リング・カウンタの出力を前記第２パタ ーンと同期させるため、その出力を、前記リング・カウンタの入力として接続す ることが好ましい。
この配置構成では、チャネルは、リング・カウンタの出力と一致する前記第２パ ターンの制御信号がその後所定の回数だ１す認識されたのに応答して、パターン 認識機構からのそれ以上の出力を阻止する阻止手段を含むことが好ましい。
本発明は、たとえば遠隔通信の分野などどんなデータ・チャネルにも適用できる が、本発明の主な適用分野は、外部システムとの間でデータをやりとりするため のインタフェース手段と、上記に開示したようなデータ・チャネルとを含む、移 動媒体タイプの情報記憶サブシステムである。このデータ・チャネルは移動情報 記憶媒体を含み、前記検出手段は、記憶媒体の移動中にそこから情報を読み取り 、またはそこに情報を書き込むための変換手段を含む。
このような情報記憶サブシステムは、たとえば磁気ディスクまたは光デイスク記 憶サブシステムあるいは磁気テープ・サブシステムでよい。
本発明によるこのような情報記憶サブシステムにおいて、インタフェース手段は 、前記外部システムからのデータを、データ部分と調節部分を交互に含む直列デ ータ列に分割するフォーマット化手段を含むことが好ましく、データ・チャネル は、直列データ列に応答して、対応する非同期信号を発生する書込み回路を含む 。この非同期信号は、前記ビット伝送速度周波数で同期し、第１及び第２のパタ ーンの制御信号を確認する調節信号で分離されている。この第１のパターンはビ ット伝送速度周波数の第１の部分倍数で反復し、第２のパターンはビット伝送速 度周波数の第２の部分倍数で反復し、第１パターンと第２パターンの位相関係は 、第２パターンの終りに、後続のデータ信号の始めを示す位相一致を生成するよ うな関係である。
前記の概念に関連して、本発明はまた、その内部ではデータが所定のビット伝送 速度周波数で同期する、調節領域で分離されたデータ・フィールドを含む非同期 データ信号を発生する方法も提供する。この方法は、調節領域中に、前記所定の ビット伝送速度周波数で第１及び第２の制御信号パターンを逐次発生し、第１パ ターンはビット伝送速度周波数の第１の部分倍数で反復し、第２パターンはビッ ト伝送速度周波数の第２の部分倍数で反復し、第１と第２のパターンの位相関係 が、第２のパターンの終りに位相の一致を生じるようなものであり、前記の位相 の一致によって決定される時間から開始して、前記ビット伝送速度周波数で後続 のデータ・フィールドを書き込むことを含む。
本発明はまた、それと概念上関連する、前記の方法によって発生した非同期信号 中のデータを検出する方法をも提供する。この方法は、前記第１制御信号パター ンから前記第１の部分倍数周波数の第１クロツク信号を誘導するステップと、前 記第２制御信号パターンから前記第２の部分倍数周波数で第２のクロック信号を 誘導するステップと、データ・フィールドの始めを示す、前記第１と第２の制御 信号の位相の一致を検出し、その後の処理のために前記データ・フィールド中の 信号を前記制御信号から分離するステップを含む。
本発明による装置に対応して、好ましい検出方法は、非同期信号をサンプリング するステップと、信号サンプルを等化するステップと、前記第２の制御信号パタ ーンに対応して等化されたサンプルをフィードバックするステップと、前記フィ ードバック・サンプルに応じて前記等化ステップを適応調節するステップと、適 応等化されたサンプルを最尤シーケンス指定機構に印加するステップを含む。
以上のことから理解されるように、本発明は関連するい（つかの概念を含むが、 必ずしもそのすべてが１つの装置内に存在する必要はない。たとえば、遠隔通信 の分野では、本発明に基づいて生成される非同期データの送信機は、本発明に基 づいてデータを検出する非同期データの受信機とは全く別に製造し販売される。
また本発明による情報記憶サブシステムのすべてが、非同期データの生成と検出 の両方を行なう必要はない。それは、たとえばある種の光記憶装置などの読取り 専用サブシステムか、それとも大部分の磁気ディスク記憶システムや磁気テープ 記憶システムのように情報の読取りも書込みもできるものかによって決まる。
次に、図面を参照して、本発明の詳細な説明を行なう。
口開面の簡単な説明コ 第１図は、ディスク・ファイル用のＰＲＭＬデータ・チャネルの概略構成図であ る。
第２図は、第１図のチャネル中の読戻し波形のサンプリング及び復号を示す図で ある。
第３図は、第１図のチャネル中の事前コード化機能を示す図である。
第４図は、本発明による非同期データ・チャネルを組み込んだディスク記憶サブ システムの概略構成図である。
第５図は、第６図のデータ・チャネルのＰ　ＲＭ　Ｌチャネル回路を形成する部 分の詳細構成図である。
第６図は、第４図のザブシステムで使用するデータ・トラック・フォーマットを 示す図である。
第７図は、第５図の回路で使用するビット伝送速度同期波形を示す図である。
第８図は、第５図の回路で使用するディジタル等化回路の概略図である。
第９図は、第６図のデータ・チャネルの読取り論理回路を形成する部分を示す図 である。
第１０図は、第９図の読取り論理回路で生じる波形を示す図である。
第１１図は、第６図のデータ・チャネルの書込み論理回路を形成する部分を示す 図である。
第１２図は、第１１図の書込み論理回路で生じる波形を示す図である。
［実施例コ これから説明する本発明による非同期データ・チャネルの具体例は、磁気ディス ク記憶サブシステムで使用される、いわゆる部分応答最尤（ＰＲＭＬ）チャネル である。本発明の実際の実施態様について述べる前に、ディスク・ファイルＰＲ ＭＬサブシステムについて一般的に説明する。
ＰＲＭＬデータ経路を第１図に示す。この図は、磁気変換ヘッドを用いた従来型 の磁気ディスクへのデータの記録及び磁気ディスクからのデータの読戻しを示し たものである。ヘッドとディスクの組合せを概略的にブロック１０で示す。
ブロック１０より右側の経路は書込み（記録）データ経路であり、外部データ処 理装置とのサブシステム・インタフェースから入力端１１でＮＲＺＯ形のデータ を受は取る。ヘッドとディスクより右側の経路は読取りデータ経路で、出力端１ ２でインタフェースにＮＲＺ　ｉ形のデータを送り戻す。
ＰＲＭＬデータ経路の心臓部は、ヴイテルビ・デコーダ１３である。これは既知 の最尤シーケンス指定機構であり、入　。
カアナログ波形をディジタル化したサンプルに応答して、その波形を発生した可 能性の最も高い２進シーケンスを決定する。この指定機構は、そのために、サン プリングした時点でのエラーの平方の和を最小にする。これは、あるパターン（ たとえば＋１．Ｘ、＋１）が不可能であるとの磁気的制約に従って、３つの３進 値（＋１．０ｌ−１）の１つをとるはずである。
理想的なＰＲＭＬアナログ波形の例３０を第２図に示す。
この図には、３つの３進レベルが示されている。実際にサンプリングされる値は 、読戻し信号の振幅変動とサンプリング時点に対する時間シフトの結果、理想と は違ってくることは明らかである。第２図に示すように、ヴイテルビ・アルゴリ ズムの出力は２進波形（コード化された読取りデータ）であり、もつきも尤度が 大きいと決定された３進波形のｔ１値が１で置換される。
使用する特定のヴイテルビ・アルゴリズムが働くには、入力ＮＲＺＯデータがコ ード化されたとき、エンコーダ１４によるある種の制約条件を満足することが必 要である。エンコーダ１４は入力されたＮＲＺＯデータ・ストリームを（０，４ ／４）８／９比ラン・レングス制限コードに変換する。（０゜４／４）制約は、 連続する１の間の連続するＯの最小数と最大数を定義するものである。すなわち 、０の最小数は０個であり、連続する０の最大数は４である。２番目の４は、偶 数、　　ビットのセット内及び奇数ビットのセット内で連続する１の間の０″の 最大数を示し、やはり４である。エンコーダ１４は、８人カビットごとに９つの コード化ビットを生成する。したがって、このコードの比は８／９である。
読戻し処理中の実際のヘッド／ディスク・インタフェースの伝達関数のために、 コード化ビット・ストリームをブレコーダ１５でさらに事前コード化する必要が ある。読戻し信号３１と書込み信号３２の関係を第３図に示すが、図を見るとわ かるように、それは演算１−Ｄ２で表される。ただし、Ｄ２は１でない最終ビッ トの値である。ブレコーダ１５の機態は、この演算の逆１／（１，−０２）をエ ンコーダ１４からのビット・ストリームに印加して、読戻し信号が（０，４／４ ）コード化データと正しく対応するようにさせることである。
事前コード化の後、書込み回路１６は、コード化され事前コード化されたデータ 書込み論理信号を、選択した磁気ヘッドに印加される適切な２段式駆動電流に変 換する。
読戻しデータ経路では、読戻しアナログ信号が通常のアナログ等化器１７を通過 してから、アナログ／ディジタル変換器１８によってサンプリングされ、ディジ タル化される。最尤シーケンス指定機構の正確さは、シーケンス指定機構１３へ の入力が、読戻し状態での変更にかかわらずできるだけ標準的であるかどうかに よる。このため、ディジタル化したサンプル値を、指定機構１３に印加する前に 等化する、別のディジタル等化器１９が設けられている。この等化器及びその動 作については、後で第８図に関して詳しく説明する。
最後に、まだフード化されたままの指定機構からの読取りデータが、（０，４／ ４）デコーダ２０でＮＲＺｉ形に復号されて、システム・インタフェースに送り 返される。
本発明を記述するには、ヴイテルビ・アルゴリズムの完全な説明は不要である。
ただし、同じエンコーダとプレコーダを使用した完全な説明は、米国特許第４５ ７１７３４号明細書に出している。
以上ＰＲＭＬデータ・チャネルの動作について一般的に説明したが、第４図に、 磁気ディスク記憶サブシステムにおけるＰ　Ｒ，Ｍ　Ｌデータ・チャネルの主要 回路構成要素、及び関連するインタフェースを概略的に示す。基本的に、データ ・バッファ４０で緩衝記憶された上位システムからの並列ＮＲＺＯデータと、デ ィスク制御装置４１からの追加の制御データが、バス４２を介してＰＲＭＬデー タ・チャネルとの間で直列ＮＲＺＯ信号として転送される。ＰＲＭＬデータ・チ ャネルは、２つのチップ４３と４４から構成される。チップ４３はＰＲＭＬチャ ネル・チップと呼ばれ、第１図を参照すると、等化器、ＡＤＣｌ及びシーケンス 指定機構の各構成要素を含んでいる。チップ４４はＰＲＭＬチャネル制御チップ と呼ばれ、エンコーダ、デコーダ、ブレコーダを含み、後述の様々な制御機能を 実行する。第１図の書込み回路１６は、電子回路モジュール４５の一部であり、 モジュール４５は物理的に磁気ヘッド支持アーム上にあり、ヘッド６０などの選 択されたヘッドに書込み電流を供給し、そのヘッドからの読取り電圧を事前増幅 する。
データ・バッファ４０はバッファ・マネージャ４６に接続され、バッファ・マネ ージャ４６はインタフェース・チップ４７及びディスク制御チップ４１とあいま って、５Ｃ８Ｉ（小型コンピュータ・システム・インタフェース）を形成する。
この５Ｃ８ＩインタフエースはＡＮＳＩ　　Ｘ３．１３１−１９８６号標準に合 致するものであり、３個のチップ４１、４８．４７はウェスタン・ディジタル社 （Ｗｅｓｔｅｒｎ　ＤｉｇｉｔａｌＣｏｒｐ、）から市販されている（部品番号 ＷＤ１０ＣＯＯ，ＷＤｅｏｃ４ｏ、ＷＤ３３Ｃ９３）。この３個のチップは、マ イクロプロセッサ４８と連動し、それによってインタフェース・チップ４７に供 給されたコマンドに応答するように制御される。それらのコマンドはｓｃｓ　ｉ 標準で定義されており、ディスク・ファイルからデータを読み取り、またはディ スク・ファイルにデータを書き込み、そのデータを関連する制御信号と一緒にバ ス４２上に転送するコマンドが含まれる。
ＰＲＭＬチャネル・チップ４３の構成図を、第５図に示す。
その全体構造及び動作は次の通りである。
ヘッド６０（第４図）からの読戻し信号はＡＥモジュール４５で増幅され、可変 利得増幅器（ＶＧＡ）１００に入力される。ＶＧＡ　１００の示差出力はオフチ ップ低域フィルタ１０１に押し込まれ、次いでバッファ１０３で緩衝記憶される 。
このバッファの出力は次に「ノツチ」フィルタ１０４に押し込まれる。フィルタ １０４は第２のバッファ１０５を駆動する。この最終バッファ段は、「全域」フ ィルタ１０６に入力を供給する。フィルタ１０６は、他のフィルタ・セクシ鱈ン によって起こされた位相シフトを復元するのに使用される。
次にこのフィルタの出力が、バッファ１０７を介してフラッシュ・アナログ／デ ィジタル変換器ｊ、１０に供給される。この信号が次にフラッジユバｒナログ／ ディジタル変換器によってサンプリングされ、サンプル値がラッチ１１１でラッ チされて、エンコーダ１１２で６ビツト・ワードにコード化される。このディス ク信号のディジタル表現が、次にディジタル余弦等止器１１３にパスされる。エ ラー検出器１１４と積分器１１５からなるフィードバック・ループによって、等 止器１１３は適応型になっている。
等化の後、ヴイテルビ検出器１２０が、１とＯのどちらが存在するかを繰返し判 定する。検出器１２０は、２進検出に関する判定を絶えず更新する。隣接ビット による干渉のために、検出器１２０は連続的に新しいサンプルを取り、読み取ろ うとしている実際のビット・パターンの古い推定値を更新しなければならない。
ヴイテルビ検出器１２０の出力は、コード化読取りデータ信号であり、これがこ のモジュールの主データ出力である。
アナログ／ディジタル・コード化出力は、利得論理回路１２１．１２２及び周波 数論理回路１２３．１２４にもバスされる。これらの論理回路は、獲得モード及 び追跡モードで必要なタイミングと利得の訂正を決定する。２つの主制御ループ が、正確にデータを検出し、刻時を同期させるために使用される。２つの６ビツ ト・ワードが、周波数ディジタル／アナログ変換器１２６及び利得ディジタル／ アナログ変換器１２５を駆動するこれらの制御ブロックから出力される。利得デ ィジタル／アナログ変換器１２５は外部コンデンサを駆動する。この外部コンデ ンサの電圧は単位利得増幅器によって緩衝され、続いてＶＧＡ回路１００にフィ ードバックされる。
エンベロープ検出器ブロック１２８を利得制御ループに切り換えて、チャネルが 読取りや書込みを行なっていないとき、、チャネルに利得情報を供給することが できる。
周波数ディジタル／アナログ変換器１２６の出力は、フィルタ１２９を駆動する 。この電圧は、続いてトランスコンダクタンス回路１３０で緩衝される。回路１ ３０の出力電流が、ＶＣＯ１４０に供給されて１位相ロック・ループを形成する 。
どちらのディジタル／アナログ変換器も、出力電力を増幅する高速同期モー　ド をもつ。この高電流モー　ドは、ロックオン中に使用される。外部抵抗が、両方 のディジタル／アナログ変換器からＤ　Ａ　Ｃ電流選択回路１３１を介して、「 正常」ＬＳＢ［流と「高速同期ＪＬＳＢＮ流をセットする。ＶＣＯバッファ１４ ０も２個の外部抵抗を育し、それらはＶＣＯのループ利得及び中央周波数を決定 する。
このモジュール用のクロックは、読取り動作中にｖｃｏ　ｉ４０によって生成さ れる。ＶＣＯは、データと整列するように連続して自己を調節する。非読取り状 態のときは端子１４１に外部水晶クロックが供給され、３６０度位相検出器１４ ２が、ＶＣＯをロックオン近くに保つため、周波数ディジタル／アナログ変換器 １２６を駆動する。次の読取りサイクル？”、ＶＣＯはすぐにロック材・ンを獲 得することができる。このモジュールは、５４ＭＨｚの７００周波数で走行する ように設計されている。ｖｃｏが５４ＭＨｚで走行するとき、クロック生成論理 回路１４３は２分割を行ない、出力１４４に２７ＭＨｚのコード化ビット伝送速 度クロックを生成する。
クロック生成論理回路１４３はチップ用の主クロックを制御する。
マイクロプロセッサからの外部信号−「チャネル読取ゲート」によって、モジュ ールは読取り動作に入る。別の信刊−・「チャネル書込みゲート」は、ファイル 書込ろ動作に関するあるチャネル機能を制御するのに使用される。書込み動作中 は、データが無効なので、ＶＧＡ１利得バッファ、直流復元機能及びエンベロー プ検出器機能は遮断される。
シーケンス制御装置１５０は、チップのアナログ・セクシ日ンへの制御線の状態 を決定する。シーケンス制御装置１５０によって発生される「獲得成功」信号は 正常読取り動作中に、データが同期フィールドでロックオンされており、端子１ ５１でチップから出力されるとき、高レベルになる。
このモジュールは、書込みデータ遷移をわずかにシフトさせるための、ディジタ ル・プログラム可能書込み事前補償回路１６０をも備えている。書込みデータが 、端子１６１で書込み制御回路１６２に入力される。事前補償値はテスト・ボー ・ト制御機構／メモリ１６３を介して入力される１、外部抵抗によって回路１６ ０における事前補償スキューの最大量が設定される。この最大事前補償値は、８ つの離散値に分解され、モジュール内部で３ビツトでプログラミングされる。事 前補償された書込みデータは、端子１６４でモジュールから示差的に出る。
ＤＡＣ制御書込み電流源１６５もこのモジュールの特徴である。この端子１６６ の出力電流の値は、テスト・ボートによって選択された４ビツトによって制御さ れる。外部抵抗によって９．ベース増分電流が決まる。
本発明に属するＰＲＭＬチャネルの諸態様を説明するには、ディスク・トラック のフォーマットを考える必要がある。このフォーマットは、第６図に示しである 。
このフォーマットは固定ブロック形式と呼ばれ、短い固定長識別子またはＩＤフ ィールドが前についた固定長データ・フィールドにデータが記録される。ＩＤフ ィールド２００は、長さ６バイトの一義的識別子２０１と、その後に続く２バイ トのＣＲＣ（循環冗長検査）バイト２０２を含む。識別子２０１は、その後に続 くデータ・フィールド２１０のあるデータ表面のセクタ番号を一義的に識別する 。識別子は通常、読取り動作または書込み動作が行なわれる前に、ヘッドが正し いセクタ上にあることを確認するために読み取られる。
データ・フィールドでは、データは通常５１２バイトまたは５２０バイトのユー ザ・データ領域２１１に記憶される。
その後に、データ内のある種のエラーを検出し訂正するための６バイトのＥＣＣ （エラー検査／訂正）バイト２１２が続く。
ＰＲＭＬチャネルは、すべての磁気記録チャネルと同様に、ＩＤ及びユーザ・デ ータを検出しラッチし復号するのに使われる刻時回路を各フィールドの前で同期 させなければならない程度に非同期である。そうするために、各フィールドの可 変情報を含む部分の前に同期情報をつけなければならない。
その場合は、ＩＤフィールドでもデータ・フィールドでも、これは１２バイトの 同期ビット２０３．２１３と、それに続いて追加の同期領域２０４．２１４の後 の５バイトのトレーニング・バイト２０５．２１５とからなる。トレーニング・ バイトは、ディジタル適応等化量１１３（第５図）にトレーニング情報を提供し 、かつタイミング情報も提供するという２重の目的をもつ。このタイミング情報 は、同期ビット情報と共に、ＩＤ２０１あるいはユーザ・データ２１１のどちら か該当するものの開始に対応するｒバイト同期」状態を定義する。
同期ビット・パターンは、ヴイテルビ・デコーダ１２０（第５図）によって、連 続する一連の１として復号される。
しかし、ディジタル余弦等化量１１３での等化器にディスクから読み戻される信 号は、実際には、第７図に示すような正弦波の３進等化物であるシーケンス＋１ 、＋１、−１、−１の４ビツト反復３進パターンである。このパターンは、３進 値から検出できる４つの位相をもつが、その出力が純粋に２進的であるヴイテル ビ検出処理では失われる。タイミング・エラー回路１２４（第５図）が、等化量 １１３からの等北隣み信号と共に直接供給され、ビット同期波形の各サンプル時 間がＶＣＰ出力のそれぞれ同じ位相で発生するようにＶＣ０１４０を同期させる 。同期されたｖＣＯ出力をクロック生成回路が使って、コード化ビット伝送速度 クロック信号を出力１４４で発生する。
読出しゲートからの１２バイトをカウントした後、連続する１５個の正しく復号 された１が、ヴイテルビ・デコーダによって同期ビット情報の最後の４バイト中 で生成される。次いでこの判定を使って、獲得成功信号の発生が可能になる。
この信号はビット同期パターンの正しい位相が次に発生したときに発生され、そ れにより第１の部分倍数周波数の位相を定義する。
この実施態様では、−１から＋１への遷移を正しい位相として選ぶ。この選択は 人為的なもので、論理設計を簡単にするためにこう選んだものである。
ヴイテルビ検出器によって検出されるトレーニング・フィールド・パターンは、 ２進値００１１００１１１が５ノイイト繰り返すものである。こう選んだのは、 ディスクからの対応する３進値号における周波数成分の範囲のためであり、主と してディジタル余弦等化器１１３（第５図）の適応等化を容易にするためである 。
この等化量を第８図に示すが、これは主としてディスク・ファイルにおける０Ｄ −ｒＤ半径の変動を補償するために必要である。これは、下記の絶対値伝達関数 に応じてチャネルの周波数応答を変更する。
Ｈ（ｆ）　　＝　　１＋２Ｋｃｏｓ　（２πｆＴ）位相伝達関数は１である。
１個のパラメータ”Ｋ″だけを使って、第５図に示すような適応ループを用いて この等化量を調節する。第８図を見るとわかるように、アナログ／ディジタル・ エンコーダ１１２からの読戻し信号の６ビツト・アナログ／ディジタル・コード 化サンプル値が等化量の入力２５１に印加されるとき、５ビツトのに値が入力２ ５０に印加される。２５２の出力は、ヴイテルビ検出器１２０及びタイミング・ エラー回路１２４に印加される。
Ｋ”ループは、直列ビット・ストリーム中の第１の２進０の対によってトリガさ れる。４５ビツト（５）＜イト）の場合、これは閉ループ制御システムとして動 作する。その後、ループが開き、読取り動作が続行して、４５ビツトの「トレー ニング同期」の終りにに値が発生される。
Ｋエラー回路１１４は、各ビットが誤等化されたとき、余弦等化量の出力から等 化誤差推定値（ΔＫｎ）を発生する。
誤等化されるビットは、シーケンス（０，ｘ、１）及び（１゜ｘ、０）の中間ビ ットである。反復されるトレーニング・７寸ターン００１１００１１１は、その ような９ビツトのうちの８ビツトを有する。
この誤差推定値は積分器１１５に送られて、更新されたに値Ｋｌ、や、を生成す る。ただし、 Ｋ　ｎｉｌ　　＝　　Ｋｎ　　−δΔＫＩ。
項δはディジタル積分器の速度である。Ｋ、、は、ビット時間″ｎ″′に余弦等 化器によって使用される値、Ｋｎ＋１はその次のビット時間″ｎ＋１″に使用さ れる値である。
トレーニング・フィールドのもう一つの主な機能は、反復タイミング信号を供給 することである。その位相がビット同期パターンの１つの選択された位相と一致 すると、バイト同期状態となる。トレーニング情報及びデータの読戻しバイトは 長さ９ビツトであり、選択されたトレーニング・パターンは、バイトの可能な９ つの位相がすべて一義的に認識可能となるようなものである。バイト同期信号の 生成は、ＰＲＭＬチャネル制御チップ４４で行なわれる。チップ４４の重要部分 について、次に第９図及びそれに対応する第１０図の波形図を参照しながら説明 する。
第９図で、ＰＲＭＬチャネル・チップ４３のヴイテルビ・デコーダからのエンコ ード読出しデータ信号が、チャネル制御チップ４４の並列化９ビツト・シフト・ レジスタ３００に印加される。シフト・レジスタ３００の内容が倍数ＸＯＲ回路 ３０１によって、参照ラッチ３０２に保持されている９ビツトの参照トレーニン グ・バイト・パターンと比較される。比較の結果が一致すると、エンコード続出 しデータ中でトレーニング・バイトが検出され、現在シフト・レジスタ３００に 保持されていることを示す一致信号が発生される。
一致信号はＯＲゲート３０３に供給される。ＯＲゲート３０３の出力は９ビツト の刻時リング・カウンタ３０４へのリング・イン信号である。リング・カウンタ ３０４は、クロック生成回路１４３（第５図）によりエンコード読出しデータの ビット伝送速度と同期して発生される、エンコード・ビット伝送速度クロック信 号（第１０図には示さず）によって刻時される。最初、リング・カウンタ３０４ はすべてＯにリセットされる。最初の一致（第１０図も参照）が発生したとき、 第１のリング要素３０５が１にセットされる。これは、バイト境界を試みに識別 するものである。この１ビツトはリング中でエンコード・ビット伝送速度クロッ ク信号で刻時され、その後の動作のタイミングを制御するために、各段から連続 する位相出力０１〜Ｃ８を取り出すことができる。
次の一致状態が発生したとき、最初にセットされたビットが、最後のリング・カ ウンタ段Ｃ９から出力されてリング・アウト信号を生成したばかりである。リン グ・アウト信号と一致信号がＡＮＤゲート３０６に印加され、ＯＲゲート３０７ を介してＤ型ラッチ３０８をセットする。ラッチ３０８の出力は一致禁止信号で ある。この信号は、０Ｒ３０７を介してラッチ３０８からフィードバックされる ため、後続のクロック時間もアップ状態のままとなる。一致禁止信号は、２つの 一致信号が発生したことを示し、それ以上一致の試みを拒否するために使用され る。これは、リング・カウンタの段３０５以外のすべての段をＡＮＤゲート３１ ０によってＯ″にリセットし、比較回路３０１の出力をＯＲゲート３１１によっ て使用不能にすることによって行なう。
これで、リング・カウンタの同じ位相にある２つのトレーニング・パターンを検 出し、リング・カウンタの出力において、バイト・クロックとして働く対応する １／９位相タイミング信号を確立することによって、バイト境界が決定された。
ただし、これはそれ自体で、トレーニング・バイトの終りに第１のデータ・バイ トが開始すること、すなわちバイト同期状態を決定するものではない。
バイト同期信号を生成するため、第９図の回路は、１／９位相タイミング信号「 リング・アウト」をエンコード・ビット伝送速度クロックから導かれた１／４位 相信号と比較する。
１／４位相信号は、チップ４３中のシーケンス制御回路１５０（第５図）から得 られるはずであるが、チャネル制御チップ４４にはバスされない。
その代りに、エンコード・ビット伝送速度クロックを４で割り、チップ４３から の「獲得成功」信号と合致する位相を選択することにより、所望の信号が生成さ れる。第９図で、「獲得成功」信号がＮＡＮＤゲート３２０に印加され、ＮＡＮ Ｄゲー）３２０の出力は、２段カウンタ構成で配列された２つのＤ型ラッチ３２ １と３２２のＤ入力に印加される。エンコード・ビット伝送速度クロックは、両 方のラッチの刻時入力に印加される。ＡＮＤ回路３２３は、２つのラッチの出力 を受は取って、所望の位相関係にある信号Ｐ４（第１０図）を発生する。
最後に、バイト同期信号がＡＮＤ回路３２４から発生される。ＡＮＤ回路３２１ ’）入力は、■４位相信号Ｐ４．１／９位相信号Ｃ９、及び一致禁止信号である 。ＡＮＤゲート３２４の出力が、ラッチ３２５によってラッチされる。ラッチ３ ２５の出力はＢＹＴＥ　　５ＹＮＣである（第１０図参照）。
この回路は、１／９位相を決定するのに、可能な５つのトレーニング・バイトの うちの２つだけを認識すればよいので、すべてのビットの認識が必要な従来のバ イト同期動作とは違って、エラー許容性が比較的大きい。
次に、第９図の回路の残りの部分を参照して、ＮＲＺＩ情報がどのようにしてデ ィスク制御装置に送り戻されるかを説明する。シフト・レジスタ３００は、ヴイ テルビ・デコーダからの９ビツト・バイトを含む。この９ビツト・バイトを（０ ，４／４）復号し、ＮＲＺＩビットとして直列化しなければならない。これは、 ９ビツト・ラッチ３５０を使って行なわれる。ラッチ３５０は、リング・カウン タの０９位相のとき、すなわち正しいバイト境界上で、シフト・レジスタ３００ の内容をラッチする。ラッチされたデータは、（０，４／４）デコーダ３５１に パスされ、８ビツト・パターンに復号される。このパターンは、ラッチ・デコー ド・データ信号に応答してラッチ３５２によってラッチされる。後者の信号は、 ＡＮＤゲート３５３によって、バイト同期信号が立ち上がった後で発生するよう に最初の０３位相で発生される。
ラッチ３５２の内容は８ビツト・シフ）・・レジスタ３５４に転送され、ＲＲＣ ＬＫ信号によって決まる減少した速度で読み出される。シフト・レジスタ３５４ からの出力は読出しデータ信号であり、ＡＮＤゲート３５５とラッチ３５６を通 ってＮＲＺ　ｒデータとして制御装置チップ４１（第４図）にゲートアウトされ る。
第９図の残りの回路は、トレーニング・バイトとデータ・バイトの間の遷移に関 するものである。制御装置１４１（第４図）は、実データの開始前に、任意の数 のすべて″１″ビットとその後に続くすべてＯのバイトを維持するようにプログ ラミングされている。
第１０図のタイミング図をも参照すると、これは、／＜イト同期信号と後続の０ ４位相をＡＮＤゲー）３６０に印加することによって行なわれる。ＡＮＤゲート ３８０の出力は、ラッチ３６１をセットして読込み同期信号を立ち上がらせる。
それにより、３ビツト・カウンタ３６２が使用可能となる。カウンタ３６０の復 号された出力の１つはラッチＮＲＺ　Ｉである。ラッチＮＲＺ　Ｉ信号は、シフ ト・レジスタ３５４をゲートして、読出しデータ信号としてのその内容をＡＮＤ ゲート３５５に読み出させる。
読出しデータ信号は、ラッチ３５７からのＡＮＤゲート３５５の使用可能入力選 択読出しデータがアップ状態でないとき、Ａ、ＮＤアゲート５５を通過しない。
もう１つのラッチ３５８もセットされていないので、ＮＲＺＩ出力は、ＡＮＤゲ ート３５９に印加される読出し信号によって決定される。これは、必要な間中ず つとＮＲＺｉ出力をすべて“１″にするように予め決定される。
１バイトの終りに、ラッチ３５８が最初のラッチＮＲＺＩ信号によってセットさ れ、伝送同期信号を発生する。ＡＮＤ３５９の出力が立ち下り、ＮＲＺＩ″′０ ″が１バイトに対して出力される。伝送同期信号と第２のラッチＮＲＺＩパルス が次のＡＮＤゲート３６０を使用可能にし、その結果、ラッチ３５７がセットさ れて、選択読出しデータ信号を発生する。
次いでシフト・レジスタ３５４からの読出しデータが、遅延されたデータ・バイ ト１から始まるＮＲＺＩとして出力される。
以上、バイト同期の検出と生成及び、ディスクからファイル制御装置及び５Ｃ８ Ｉインタフエースに送り戻されるＮＲＺＩデータを同期させる際のその使用につ いて述べたが、次にビット同期パターン及びトレーニング・バイト・パターンを 記録すべきデータに対して正しい位置関係で生成することについて説明する。
供給されるディスク・ファイルは、既に固定ブロック方式でフォーマットされて いるディスクである。すなわち、工場で書き込まれたビット同期情報とトレーニ ング・バイト情報が前についたＩＤフィールドとデータ・フィールドを既にもっ ている。ただし、データ・フィールドの情報をユーザが書き込むときは、そのフ ォーマット内でその後の同期を確保するため、データを書き込む前にビット同期 パターンとトレーニング・バイト・パターンを書き直す必要がある。
この動作はディスク・ファイル制御装置４１によって制御される。制御装置４１ は実際にはシーケンナであり、その動作はマイクロプログラムによって定義され る。下記に、新しいデー・夕を亨き込むための動作シーケンスの例を示すが、第 ６図のフメーマ・、−トを参照するとよく理解できる、。
１−−２．９−込一凸１．イーク」！−巳−・乞プ１４−ステップ番号 ＯＩＤフィールドの接近を示す、ディスク・サーボからのセクタ・マークを待つ 。
１、　読出Ｉゲート信号を確認し、ＩＩ）フィールドのビット同期領域とトレー ニング領域を通過する。
２、　同期完了を示す０の−くイトを識別するために、ＰＲＭｌ、チャネルから のＮ　Ｒ，Ｚ　Ｉデータを比較する。
３．１］標ＩＤγドレスに対する読戻しデー々を比較する。
４、ｌ［Ｉ）フラグをバフする（正し、いトラックかどうか検査）る） ５、　　　ＩＤ　　ＣＲＣを検査する。
６、一致し、なければ占試行すて、。
７、　好込みゲート信号を確認しで、データ・フィールドに対する書込み論理を 起動する。
８、　　ビット同期１のｌ　７　、゛＜　１’　）をＮＲＺＯデータとしてＰＲ ，Ｍ　ｉ’、、、、チャネルに書き込む。
９　、　　　トＬ・−ニング・バイトをＰＲＭＬチャネルに書き込む。
１０．１！）高５２０のテ゛−タ・バイト表書き込む。
ｉＪ、、Ｅｃｃ、の６バイトを書き込む。
１２、書込みデータ経路をセクタの終りでフラッシュさせる。
１３、シ・−ゲンサを停止する。
ディスク制御装置からの上記信号に応答する回路は、ＰＲＭ　Ｌチャネル制御チ ップ４４中の書込み論理回路である。これは第１１図に示してあり、その動作を 第１２図のタイミ〉・グ図を参照して説明する。説明しやすいように、第１１図 は少し、簡単にしである。
この回路は、入力４００で制御装置からＮ　ＲＺ　Ｏデータを受は取る。外部液 晶クロックから誘導されたＸＴ八へＣＬＫ信号が入力４０１に印加される。この クロック速度は、出力されるエンコ・−ド書込みデーイ・信号をディスクに記憶 するために、所望の９ピツト・バイト速度に設定される。減少した速度のクロッ クＲＲ，ＣＬ　Ｋも入力４０２に供給される。
これは、コード化されていないＮ　ＲＺ　Ｏデータの８ビ、・トＩバイト速度に 対応する。各論理動作（ｄ１人入力　ＲＺ　Ｏｆ−夕と２．つのクロック出力の カウンタから誘導された時間に順次行なわれる。主データ流れは１．位相信号「 ラッチＮＲＺＯＪに応答してＮＲＺＯデータが８ビツトのシフト・レジスタ１１ ０５にクロックインされ、８ピツ）のラッチ４０Ｂにラッチされるというもの” ごある。ラッチされたデータは、エンコーダ４０７によって（０＋４／４）コー ド化され、「選択コード化データ」パルスに応答して９ビツト・ラッチ４０８に ラッチされる。次に、「ラッチ・コード化ｆ−タ」パルスに応答してシフト・レ ジスタ４０９がロードされ、コード化されたデータが書込みデータ信号としてＸ ＴＡＬ　　ＣＬＫ速度で線４１０上で直列化される。
多重化回路を通過した後、「書込みデータ」はｒＭＰＸＷＲデータ」としてプレ コーダ回路に印加される。このブレコーダは、第１図のプレコーダ１５と等価で ある。ブレコーダ出力は、出力４１５でエンコード書込みデータ信号としてＰＲ ＭＬチャネル・チップ４３にクロックアウトされる。
各種のタイミング信号は、次のように発生される。ディスク制御装置４１からの ＮＲＺＯ出力は、「書込みゲー）　（ＷＧ）Ｊが確認された後、少くとも１０ビ ツトの”Ｏ″と、その後に続くちょうど１７個のビット同期バイト″１”（Ｓｌ 〜ＳＬ）である。８重ＡＮＤ回路４２０が最初の８個の１″を認識して、フリッ プ・フロップ４２１をセットし、ＷＲＩＮ　　５ＹＮＣ信号を立ち上がらせる。
ＷＲＩＮ　　５ＹＮＣ信号は、循環３ビツト・カウンタ４２２を使用可能にして 、ＲＲＣＬＫサイクルのカウントを開始させる。デコーダ４２３は、バイト境界 と、８ビツト・バイト内のビット・タイミングを示す。デコーダＯ出力はＷＲＩ Ｎ　　５ＹＮＣと共にＡＮＤゲート４２４に印加され、バイト境界上でラッチＮ ＲＺＯタイミング・パルスを生成させる。
デコーダ３出力は、ラッチ４０８へのＳＥＬ　　ＥＮＣデータ信号であり、さら にフリップ・フロップ４２５をセットするために印加される。このフリップ・フ ロップがセットされると、第２のカウンタ４３０が使用可能になって、ＸＴＡＬ ＣＬＫサイクルをカウントする。その出力がデコーダ４３１で復号されて、９ビ ツト・バイト・サイクルのタイミング情報を与える。デコーダ４３１のデコード ４出力は、ラッチ・コード化データ信号であり、シフト・レジスタ４０９にロー ドされる。
ＮＲＺＯ入力４００上のビット同期の最初のバイト（ゼロの後の１１１１１１１ １）が、ＡＮＤゲート４２０にラッチ４２１をセットする出力を発生させる。ラ ッチ４２１は、セットされると、ディスク制御装置４１が書込みのため同期して おり、第１の部分倍数高次周波数の位相を定義しなければならないことを示す。
トレーニングの位相がビット同期の位相に関して正しくなるようにするため、ブ レコーダは、ビット同期の開始時にＤ型ラッチ４５０によって強制的に正しい状 態にされる。ブレニーダ中の２個のＤ型ラッチの必要な初期状態は、書き込むべ きビット同期の４を法とするビット数によって決まる。この設計では、ビット同 期の１７バイト（各９ビツト）が書き込まれ、必要とされるブレコーダの状態は 、ラッチ４１１中では０″、ラッチ４１２中では１″である。これらの初期状態 は、レジスタ４１３中で保持される。
多重化回路（４４７，４４８，４４９）は、必要に応じてビット同期をデータ・ ストリームに挿入する。ビット同期パターンは、（０，４／４）コードの制約条 件を満足するが、これはエンコーダ４０７内のパターンの１つではなく、シたが ってディスク制御装置４１から直接供給することはできない。
ディスク制御装置４１からのトレーニング・シーケンスの第１バイトは、ＮＡＮ Ｄゲート４４０．ＡＮＤゲート４４１、及びラッチ４４２で検出される。これに よってマルチプレクサ（４４７，４４８，４４９）が切り替わり、それ以降、デ ータ経路はシフト・レジスタ４０５、ラッチ４０６、エンコーダ４０７、ラッチ ４０８、シフト・レジスタ４０９を通るようになる。
入力４００上に゛１１１１１１１１’以外のどのバイトがあっても、この切替え が起こる。実際には、パイ）’００１１１１１１’がコード化されると必要なト レーニング・パターン“００１１００１１１’になるので、それが使用される。
ビット同期、トレーニング・バイト及びデータ・シーケンスは、ＸＯＲゲート４ １４を介してブレコーダを通過する。
書込み動作の開始時にブレコーダのロードが完了するまでの短時間、「あれば書 込み」からの遷移をデータ・ストリームに挿入するために、もう１つのマルチプ レクサ（４５２，４５３，４５４）が使用できる。
要約すると、第１の部分倍数周波数（ビット同期）の位相が、書込み開始時のブ レコーダのロードと、書き込まれたビット同期のビット数の（４を法とする）カ ウントの組合せにょうて、第２の部分高次周波数（トレーニング・パターン）の 位相に対して整列される。
バイト同期信号を生成する際に第９図の一致回路によって認識されるバイトも、 最初のトレーニング・バイトの前に書かれたビット同期のビット数と、ＰＲＭＬ チャネルによって獲得成功信号が立ち上がる、ビット同期の選択された位相と、 示差線形信号が「書込み」と「読取り」の間に位相反転されるかどうかとに依存 する。正しいバイトが認識されることを保証するには、この３項目が一定であり 、書込みプレコーダの状態がプログラミング可能でなければならない。
したがって、バイト同期信号は、４ビツトごと及び３６ビツトごとにクロックの 一致が発生することによって認識される。
２トレーニング・バイト後の最初のその一致が、データの正しい始めと見なされ る。考え得るエラーの機構は、４または５等化器トレーニング・バイトでのパタ ーン不一致、２トレーニング・バイトが同じ間違った位相で検出される「別名」 一致、及びビット同期が検出できないことである。
７．１〜．、＝、、、、、、、　　、−ＰＣＴ／ＧＢ　Ｂ９１００１８４国際調 査報告

Claims (10)

    【特許請求の範囲】
  1. １．ビット伝送速度周波数のフィールド内で同期するディジタル・データのフィ ールドが調節領域で分離され、上記調節領域が、上記ビット伝送速度周波数の第 １の部分倍数で反復する第１の制御信号パターンと、上記ビット伝送速度周波数 の第２の部分倍数で反復する第２の制御信号パターンとを含むという、非同期信 号を検出する手段と、上記第１パターンから上記第１部分倍数周波数の第１クロ ック信号を誘導する手段と、 上記第２パターンから上記第２部分倍数周波数の第２クロック信号を誘導する手 段と、 上記第１クロック信号と第２クロック信号の位相の一致を検出し、データ・フィ ールドの開始を示す、上記の一致の検出に対して固定した時間関係の同期信号を 発生する手段とを含む、非同期データ・チャネル。
  2. ２．請求項１のデータ・チャネルにおいて、さらに上記非同期信号をサンプリン グする手段と、等化器の制御入力に供給される調節信号に応じてサンプリングさ れた非同期信号を等化する適応等化器と、上記第２の制御信号パターンに応答し て上記調節信号を発生し、それを上記等化器の制御入力に印加する調節手段と、 等化器の出力から、非同期信号を発生した最尤２進シーケンスを決定する、最尤 シーケンス指定機構とを含むデータ・チャネル。
  3. ３．請求項１または２のデータ・チャネルにおいて、第１クロック信号を誘導す る手段が、上記第１の制御信号パターンの位相にロックするように配列された位 相ロック式発振器を含み、第２クロック信号を誘導する手段が、刻時リング・カ ウンタを含むことを特徴とするデータ・チャネル。
  4. ４．請求項３のデータ・チャネルにおいて、第２クロック信号を誘導する手段が 、上記第２の制御信号パターンを認識するためのパターン認識機構を含み、上記 パターン認識機構の出力が、上記リング・カウンタに入力として接続され、リン グ・カウンタの出力を上記第２パターンと同期させることを特徴とするデータ・ チャネル。
  5. ５．請求項４のデータ・チャネルにおいて、リング・カウンタの出力と一致する 上記第２制御信号パターンがその後所定の回数だけ認識されるのに応じて、パタ ーン認識機構からのそれ以上の出力を阻止する阻止手段を含むことを特徴とする データ・チャネル。
  6. ６．外部システムとの間でデータをやりとりするためのインタフェース手段と、 上記いずれかの請求項のデータ・チャネルとを含み、データ・チャネルが可動式 情報記憶媒体を含み、上記検出手段がその移動中に記憶媒体から情報を読み取り また記憶媒体に情報を書き込むための変換手段を含むという、移動媒体型の情報 記憶サブシステム。
  7. ７．請求項６の情報記憶サブシステムにおいて、インタフェース手段が、上記外 部システムからのデータを、交互にデータ部分と調節部分を含む直列データ列に 分割するフォーマット化手段を含み、データ・チャネルが、上記直列データ列に 応答して、調節信号で分離された、第１と第２の制御信号パターンを含む上記ビ ット伝送速度周波数で同期するデータ信号を含む、対応する記録すべき非同期信 号を発生する書込み回路を含み、上記第１パターンがビット伝送速度周波数の第 １部分倍数で反復し、上記第２パターンがビット伝送速度周波数の第２部分倍数 で反復し、上記第１パターンと第２パターンの位相関係が、第２パターンの終り に後続のデータ信号の開始を示す位相の一致を発生するようなものであることを 特徴とする情報記憶サブシステム。
  8. ８．調節領域で分離された、所定のビット伝送速度周波数でデータが同期する非 同期信号を発生する方法において、調節領域中で第１及び第２の制御信号パター ンを上記所定のビット伝送速度周波数で順次生成し、上記第１パターンは上記ビ ット伝送速度周波数の第１部分倍数で反復し、上記第２パターンは上記ビット伝 送速度周波数の第２部分倍数で反復し、第１及び第２のパターンの位相関係は、 第２パターンの終りに位相の一致が生じるようなものであるステップと、上記ビ ット伝送速度周波数で、上記位相の一致によって決定される時間から後続のデー タ・フィールドを書き込むステップと を含む上記方法。
  9. ９．請求項７の方法によって発生される非同期信号中のデータを検出する方法に おいて、 上記第１制御信号から上記第１部分倍数周波数の第１クロック信号を誘導するス テップと、 上記第２制御信号から上記第２部分倍数周波数の第２クロック信号を誘導するス テップと、 データ・フィールドの開始を示す、上記第１クロック信号と上記第２クロック信 号の間の位相の一致を検出するステップと、 上記データ・フィールド中の信号をさらに処理できるよう上記制御信号から分離 するステップと を含む上記方法。
  10. １０．請求項９のデータを検出する方法において、さらに非同期信号をサンプリ ングするステップと、信号サンプルを等化するステップと 上記第２制御信号パターンに対応する等化済みサンプルをフィードバックするス テップと、 上記フィードバックされたサンプルに応じて上記等化ステップを適応的に調節す るステップと、 適応等化されたサンプルを最尤シーケンス指定機構に印加するステップと を含む上記方法。
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