JP2004531013A - 多重位相クロックの高速ゼロ位相再始動 - Google Patents
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Abstract
ＰＲＭＬ読取／書込チャンネル装置の多重フェーズクロックの高速ゼロ位相再始動。ゼロ位相再始動は、それぞれ、ほぼ同じ周期であり他のクロックパルス波に関してはそれぞれ位相が一致していない複数のクロックパルス波（４０２）を受信するための入力部と、クロックパルス波の１つに対応している少なくとも１つの出力端子を含む出力部と、複数のクロックパルス波を対応する出力端子（４０４，４０６，４０８）に連続的に結びつけるゼロ位相回路とを備えている。
Description
【０００１】
〔発明の背景〕
本発明は、概ね、磁気データ記憶装置の分野に関する。より具体的には、本発明は、磁気データ記憶装置の部分応答最尤読取／書込チャネルに関するものである。
【０００２】
コンピュータにより処理されるデジタルデータは、大抵、ハードディスクまたはハードディスクドライブと呼ばれる永久データ記憶システムに記憶される。データは、通常、１および０の列（「ビット」）により構成されている。ハードディスクは、磁性面を備え、この磁性面に、データのビットを示すための個別の磁界をプログラムできる。従来のハードディスク装置においては、データ列が、符号化され、次いで、磁性面上を通過する読み／書きヘッドによりハードディスクにプログラムされる。また、読み／書きヘッドが磁性面を通るときに、読取／書込ヘッドは、表面の各区分を、２つの磁界極性のうちの１つに極性化する。従って、符号化されたビットは、磁界反転列を含むことになる。
【０００３】
ここで、データは、磁界反転として符号化されているため、磁性面の特定の区分を個々のビットのために位置づけることが望ましい。また、同じ極性を有する連続的な区分の続きは望ましくない。なぜなら、どこで１つのビットが終了し、どこから他のビットが開始するのかを判断するのが困難だからである。また、ビット位置を追跡するために、クロック同期データは、プログラムされたデータにより符号化される。このクロック同期データは、データがハードドライブから読まれるとき、識別子（「クロック識別子」）を供給する。しかしながら、上記クロック識別子は、磁性面における貴重なスペースを使用してしまう。
【０００４】
また、データは、通常、ピーク検出を用いて読まれている。そして、読取／書込ヘッドが磁界の反転部を通るときに、小さな電圧過渡現象が、読取／書込ヘッドに生じる。さらに、読取／書込チャネルと呼ばれるピーク検出読取回路は、磁性面上を通過する読取／書込ヘッドと電気的に結合される。また、読取／書込チャネルは、検出したピークから読取ったデータを、データのプログラムに用いられる符号化技術に基づいて解釈する。さらに、読取／書込チャネルは、データをクロックと同期して連続的に分析し、磁界反転を示す電圧過渡現象を認識することにより、信号をデジタル情報に変換する。
【０００５】
ピーク検出方法によりデータを記憶できる密度は、例えば、非常に密集した磁性ピークの干渉により制限される。また、ハードディスクでの物理的なスペースは制限されているため、記憶されるデータ量は、データを記憶できる面積密度を上昇することにより最適化される。しかしながら、ハードディスクで記憶されるデータ密度を最適化する目的は、ディスクから読取られるデータの信頼性の最適化と均衡を保っている。そのため、密度の上昇に伴って、個々のデータビットを区別すること、および、全てのノイズから分離することがより複雑となる。また、密度の上昇に伴って、符号間の干渉（inter-symbol interference「ISI」）の可能性が高くなる。具体的には、密度の上昇に伴って、個々の磁場の強度が弱くなる。
【０００６】
ここで、部分応答最尤（partial response, maximum likelihood「PRML」）方法に基づく読取／書込チャネルは、上昇した密度において信頼できるデータ記憶を提供する一方、必要なクロック識別子が最小となる。この技術は、一般的に２つの処理を含んでいる。すなわち、１）部分応答、および、２）最尤度である。ここで、部分応答の観点からは、読取／書込チャネル回路は、複雑なデジタル信号処理（digital signal processing「DSP」）、および、読取／書込ヘッドから送られてくる磁気データ列を処理するためのアルゴリズムのサンプリングを実行する。また、最尤度の観点からは、読取／書込チャネルは、磁気データ列を示す、最も適当なデータの列を決定するように設計されている。上記読取／書込ヘッドからの磁気データ列は、ビタビ検出と呼ばれる処理により復号化される。そして、ビタビ検出の間に、アルゴリズムがデータの可能な組み合わせを決定し、差の一番少ない突合せが、正しいデータである最尤度を有すると決定された組み合わせとなる。
【０００７】
ＰＲＭＬ読取／書込チャネルは、大抵、１つ以上の発振器回路を備え、上記発振器回路は、読取および書込動作を同期化させるために用いられる多重位相クロック信号を供給する。一般的に、発振器は、多重クロックパルス波を供給する。そして、上記多重クロックパルス波は、それぞれ、ほぼ同じ周波数であって、他のクロックパルス波とはそれぞれ位相が一致していない。また、パワーアップのときには、発振器は、大抵、クロックパルス波を順不同に与える。しかしながら、クロック信号を含む読取／書込チャネルにおける他の回路には、多重位相クロック信号を、予測可能な順序で供給する必要がある。具体的には、ゼロ位相始動を有するクロック信号パルス波は、各クロック信号パルス波の各位相に応じて順次供給される。
【０００８】
また、回路は、ゼロ位相始動を確実にするために、発振器に加えられている。しかしながら、発振器に加えられた回路は、多重位相クロックパルスにひずみを生じさせ、発振器が多重位相クロック信号を生成する速度が落ちる。さらに、多重位相クロック信号がリセットされるときに、発振器回路がリセットされるが、上記多重位相クロック信号に依存する全ての回路をさらにリセットする必要がある。また、ゼロ位相再始動を提供する他の技術は、クロックパルスが遅延する間に、パルス波の１周期において多重位相クロック信号をリセットすることを含んでいる。しかしながら、この技術は、かなりの時間と精密なクロック遅延補償が必要である。
【０００９】
従って、多重位相クロック用のプログラム可能な高速ゼロ移送再始動回路の技術が必要となる。
【００１０】
〔概要〕
ここで、多重位相クロックのための高速ゼロ移送再始動について開示する。多重位相クロックのための高速ゼロ移送再始動により、パルス波が迅速且つ確実に同期する。そして、多重パルス波は、パルス波位相に応じて、パルス波に対応する端子と順次結びつけられる。
【００１１】
高速ゼロ位相再始動装置の一実施形態は、入力部、出力部、および、ゼロ位相回路を含む集積回路を備えている。上記入力部は、多重位相クロック信号により生成される多重クロックパルス波を受信するように設計されている。各クロックパルス波は、ほぼ同じ周波数であり、他のクロックパルス波とは位相が一致していない。また、上記出力部は、各クロックパルス波と対応する少なくとも１つの端子を含む出力端子を備えている。また、上記ゼロ位相回路は、出力部と入力部との双方の電気接続されている。そして、ゼロ位相回路は、リセット信号に応じて、時間的に順次、各クロックパルス波を対応する出力端子に結びつける。パルス波は順次結びつけられるため、最上位位相クロックパルス波は、対応する出力部と結びついている第１信号であり、最下位位相クロックパルス波は、対応する出力端子と結びついている最後のクロックパルス波となる。上記パルス波が対応する出力部に結びつけられた後は、ゼロ位相回路において他のリセット信号が受信されるまで、出力部は結びつけられたままとなる。
【００１２】
高速ゼロ位相再始動方法の一実施形態は、複数のクロックパルス波を受信することにより多重位相クロック信号を再始動し、リセット入力信号に応じて最上位位相クロックパルス波を最上位出力端子と結びつけ、最上位位相クロックパルス波の結びつきに応じて少なくとも１つの中間位相クロックパルス波を中間出力端子と結びつけ、中間位相クロックパルス波の結びつきに応じて最下位位相クロックパルスを最下位出力端子と結びつけることを含んでいる。
【００１３】
本発明の概要の説明は、単に導入として備えられているものであり、この欄に記載されていることは、本発明の範囲を規定する請求項についての限定と捉えるべきではない。また、本発明のさらなる目的および利点は、以下の説明で示され、そして、一部は該説明から明らかになるか、あるいは、本発明を実施することにより分かるであろう。さらに、本発明の目的および利点は、請求項において特に記載する方法および組み合わせにより達成され、かつ、得られる。
【００１４】
〔それぞれの図面の簡単な説明〕
図１Ａは、ホスト装置と連結されているハードドライブの例のブロック図である。
【００１５】
図１Ｂは、ハードドライブと共に用いられる読取／書込チャネルの一実施形態を示すブロック図である。
【００１６】
図２は、多重位相クロック信号のゼロ位相再始動用の出力部を含む一実施形態のタイムチャートである。
【００１７】
図３は、高速ゼロ位相再始動回路の一実施形態の概略図である。
【００１８】
図４は、多重位相クロックの高速ゼロ位相再始動方法の例に関するフローチャートである。
【００１９】
〔好ましい実施形態の詳細な説明〕
本願に記載の実施形態は、ＰＲＭＬを基礎とする読取／書込チャネル装置に関連している。上記読取／書込チャネルは、ハードドライブの読取／書込ヘッドと結びついている。また、本願では、「と結びついている（coupled with）」という表現は、直接接続、または、１つ以上の中間部品を介した間接的な接続のことを意味している。このような中間部品には、ハードウエアおよびソフトウエアの双方を基礎とする部品が含まれている。また、読取／書込チャネルは、データをハードディスクへ磁気的に記憶させるように読取／書込ヘッドを制御するために、ホスト装置からのデジタルデータを電気インパルスに変換する。そして、読取処理の間に、読取／書込チャネルは、読取／書込ヘッドによって磁気的に感知されたアナログ波形を受信し、その波形をドライブに記憶されるデジタルデータに変換する。
【００２０】
図示する実施形態は、ＰＲＭＬ多重位相クロック用の高速ゼロ位相再始動を提供する。上記多重位相クロックパルス波は、パルス波の各位相に応じて同期がとられている。ここで、多重位相クロックを再始動するための時間は、パルス波を出力端子と順次結びつけることにより短縮される。
【００２１】
以下に、添付の図１〜図４を参照しながら、本発明の実施形態を説明する。
【００２２】
図１Ａに、ホスト装置１１２と接続されているハードドライブ１００のブロック図を示す。分かり易いように、サーボ／アクチュエータのモータ制御（servo/actuator motor control）などのいくつかの部品は図示していない。ドライブ１００は、磁性面およびスピンドルモータ１０２、読取／書込ヘッドおよびアクチュエータ組立品１０４、前置増幅器１０６、読取／書込チャネル１０８、ならびに、制御器１１０を備えている。ここで、上記前置増幅器１０６は、インターフェース１１４，１１６を介して、読取／書込チャネル１０８と接続されている。また、上記制御器１１０は、インターフェース１１８，１２０を介して、読取／書込チャネル１０８と接続されている。
【００２３】
上記ハードディスク１００から読取るために、ホスト装置１１２は、例えば、シリンダおよびセクタアドレスなどのディスクドライブにおけるデータの位置を識別する位置識別子を与える。また、制御器１１０は、このアドレスを受信し、記録媒体１０２におけるデータの物理的な位置を判断する。次いで、制御器１１０は、読取／書込ヘッドを、読取／書込ヘッド１０４の下側においてデータがスピンするような適切な位置へ移動させる。そして、読取／書込ヘッド１０４の下側においてデータがスピンする時に、読取／書込ヘッド１０４は、磁化変化の有無を感知し、アナログ信号データの列を生成する。そして、このデータは、前置増幅器１０６へ送信される。また、この前置増幅器１０６は、上記信号を増幅し、インターフェース１１４を介して、上記データを読取／書込チャネル１０８へ送信する。そして、以下に説明するように、読取／書込チャネルは、増幅されたアナログ波形を、前置増幅器１０６から受信し、この波形を、それが示しているデジタル２値データに復号化する。次いで、このデジタル２値データは、インターフェース１１８を介して、制御器１１０へ送信される。また、上記制御器１１０は、ハードドライブ１００をホスト装置１１２と接続する。ここで、制御器１１０は、ハードドライブ１００の処理速度、および／または、信頼性を上昇させることを目的として、キャッシュまたはエラー検出／修正の機能などの付加的な機能を備えていてもよい。
【００２４】
上記ホスト装置１１２は、書込処理のため、制御器１１０に、書込むべき２値のデジタルデータ、および、例えばシリンダやセクタアドレスといった、データをどこに書込むかという位置を与える。また、上記制御器１１０は、読取／書込ヘッド１０４を目的の場所へ移動させ、書込まれる２値のデジタルデータを、インターフェース１２０を介して読取／書込チャネル１０８へ送信する。そして、上記読取／書込チャネル１０８は、２値のデジタルデータを受信し、それを符号化し、アナログ信号を生成する。なお、このアナログ信号は、読取／書込ヘッド１０４を駆動して、２値のデジタルデータを示す、適切な磁束変化を磁性記録媒体１０２へ伝えるように使用されるものである。生成された信号は、インターフェース１１６を介して、読取／書込ヘッド１０４を駆動する前置増幅器１０６へ送信される。
【００２５】
図１Ｂに、図１Ａに記載のハードドライブ１００と共に用いられる、部分応答最尤（Partial Response Maximum Likelihood「PRML」）符号化技術をサポートする読取／書込チャネル１０８の例を示す。分かり易いように、いくつかの部品を省略している。上記読取／書込チャネル１０８は、有効チャネル長が０．１８ミクロンであるトランジスタの相補形金属酸化膜半導体（complementary metal oxide semiconductor「CMOS」）プロセスを用いた集積回路として実施される。また、他のプロセス技術、および、形状を用いてもよく、本願に開示する回路は、さらに、ハードディスク制御器論理などのハードディスク電子機器を含む他の回路と集積されていてもよい。また、上記のように、読取／書込チャネル１０８は、２値のデジタル情報と、記録媒体１０２上で磁束として示されるアナログ信号との間で変換を行う。さらに、上記読取／書込チャネル１０８は、２つの主な区分、すなわち、読取経路１５６および書込経路１５８に分割されている。
【００２６】
上記書込経路１５８は、パラレルからシリアルへの変換器１４４、ランレングス限定（run-length-limited「RLL」）符号化器１４６、パリティ符号化器１４８、書込前置補償回路１５０、および、駆動回路１５２を備えている。上記パラレルからシリアルへの変換器１４４は、インターフェース１２０を介して、ホスト装置１１２からデータを同時に８ビット受信する。また、変換器１４４は、入力データをシリアル化し、シリアルビット列を、ＲＬＬ符号化器１４６へ送信する。そして、ＲＬＬ符号化器１４６は、記録媒体１０２に記憶するための公知のランレングス限定アルゴリズムによって、シリアルビット列を、記号による２値の列に符号化する。例えば、上記ＲＬＬ符号化器は、磁束変化の間隔が適切にあいていること、および、磁束変化していないデータの長い続きが記憶されないことを確保するために、３２／３３ビット記号コードを使用する。次いで、上記ＲＬＬ符号化データは、奇偶検査ビットをデータに加えるパリティ符号化器１４８へ送信される。例えば、パリティ符号化器１４８は、このような記憶されるデータの磁気特性に起因して０または１の長い続きが記憶されないことを確保するために、奇数パリティを使用する。その後、パリティ符号化データは、デジタル信号というよりもアナログ信号として処理される。そして、上記アナログ信号は、書込前置補償回路１５０へ送られる。また、この書込前置補償回路１５０は、記憶プロセスにおける磁気的なひずみを補償するために、ビット列のパルス幅を動的に調整する。そして、上記調整されたアナログ信号は、駆動回路１５２へ送信される。ここで、この駆動回路１５２は、読取／書込ヘッド１０４を駆動し、かつ、データを記憶するために、インターフェース１１６を介して前置増幅器１０６へ信号を駆動する。また、例えば、駆動回路１５２は、前置増幅器１０６に対する差動出力を生成する擬似エミッタ接続論理（pseudo emitter coupled logic「PECL」）駆動回路を備えている。
【００２７】
上記読取経路１５６は、減衰回路／入力抵抗器１２２、可変利得増幅器（variable gain amplifier「VGA」）、耐磁性非対称線形器（magneto-resistive asymmetry linearizer「MRA」）１２６、連続時間フィルタ（continuous time filter「CTF」）１２８、バッファ１３０、アナログからデジタルへの変換器（analog to digital converter「ADC」）１３２、有限インパルス応答（finite impulse response「FIR」）フィルタ１３４、補間されたタイミング回復（interpolated timing recovery「ITR」）回路１３６、ビタビアルゴリズム検出器１３８、パリティ復号器１４０、および、ランレングス限定（「ＲＬＬ」）復号器１４２を備えている。ここで、読取／書込チャンネル１０８は、読取／書込ヘッド１０４により記録媒体１０２から感知した増幅された磁気信号を、インターフェース１１４を介して受信する。感知した磁気信号を示すアナログ信号波形は、まず、入力抵抗器１２２へ送られる。この入力抵抗器１２２は、信号を減衰し、かつ、いくらかの入力抵抗器からなる切り替え回路である。次に、減衰された信号は、信号を増幅するＶＧＡ１２４へ送信される。そして、次いで、上記増幅された信号は、記憶プロセスにより生じる全てのひずみに対して信号を調整するＭＲＡ１２６へ送信される。基本的に、ＭＲＡ１２６は、書込経路１５８における書込前置補償回路１５０の逆の機能を果たす。次いで、ノイズを除去するために、上記信号は、基本的には低パスフィルターであるＣＴＦ１２８を通過する。次いで、フィルタリングされた信号は、アナログ信号をサンプリングしてデジタル形状に変換するＡＤＣ１３２へ、バッファ１３０を介して、送信される。次いで、上記デジタル信号は、ＦＩＲフィルタ１３４へ送信され、次に、タイミング回復回路１３６へ送信される。ここで、タイミング回復回路１３６は、ＦＩＲフィルタ１３４、ＭＲＡ１２６、および、ＶＧＡ１２４とフィードバック方向に接続され（図示せず）、これにより、受信した信号に応じて、これらの回路がタイミング補償を与えるように適応させる。例えば、ＦＩＲフィルタ１３４は、１０タップＦＩＲフィルタである。次いで、上記デジタル信号は、ビタビアルゴリズム検出器１３８へ送信される。このビタビアルゴリズム検出器１３８は、デジタル信号処理技術を用いたデジタル信号によって示される２値ビットパターンを決定する。例えば、ビタビアルゴリズム検出器１３８は、３２状態ビタビ処理装置（32 state Viterbi processor）を使用している。次いで、上記デジタル信号により示される２値データは、奇偶検査ビットを取り除くパリティ復号器１４０へ送信され、次いで、ＲＬＬ復号器１４２へ送信される。また、上記ＲＬＬ復号器１４２は、２値のＲＬＬ符号化記号を、実際の２値データに復号する。次いで、このデータは、インターフェース１１８を介して、制御器１１０へ送信される。
【００２８】
上記読取／書込チャネル１０８は、クロック合成器１５４をさらに備えている。クロック合成器１５４は、読取／書込チャネル１０８を動作するために必要な多重位相クロック信号を生成する。例えば、クロック合成器１５４は、必要な多重位相クロック信号を生成するための電圧制御発振器および様々なクロック分割器を有する、位相同期ループ（phase lock look「PLL」）を備えている。
【００２９】
図２に、発振器回路２００および高速ゼロ位相再始動回路２０２の例を示す。発振器回路２００は、電圧入力によって決まる周波数を有する多重位相クロック信号２０４を生成する位相制御発振器でもよい。また、上記多重位相クロック信号２０４は、独立したチャンネルに対して多重化されていてもよく、あるいは、単一チャンネルと統合されていてもよい。多重位相クロック信号２０４は、周波数（周期）はほぼ同じであるが、位相は他のクロックパルスと一致していない複数のクロックパルス波を含んでいる。例えば、上記クロック信号２０４は、最上位位相パルス波（ｐ３）２０６、最下位位相パルス波（ｐ０）２０８、および、２つの中間位相パルス波（ｐ２，ｐ１）２１０を含む４つのパルス波を有している。上記最下位位相パルス波２０８は、通常、多重位相クロック信号２０４の位相ゼロと関連付けられている。一方、最上位位相パルス波２０６は、通常、多重位相クロック信号２０４の位相ゼロから最も遅延したパルスと関連付けられている。また、上記中間位相パルス波２１０は、最下位位相パルス波と最上位位相パルス波との間の位相を有する個別のクロックパルス波を含んでいる。ここで、１６位相または３２位相など、より少なくまたはより多くの位相を生成する発振器回路２００を使用してもよい。
【００３０】
パワーアップのときに、上記発振器回路２００は、非同期の多重位相クロック信号２０４を提供する。多重位相クロック信号２０４は、ゼロ位相再始動回路２０２の入力部２１２と通信を行う。また、上記入力部２１２は、１つ以上の入力端子を備えている。上記ゼロ位相再始動回路は、クロック信号２０４を出力部２１４に結びつけるように設計されている。そして、上記出力部２１４は、複数の出力端子２１６を備え、多重位相クロック信号２０４の各クロックパルス波２０６，２０８，２１０に対して少なくとも１つの出力端子２１６を有している。
【００３１】
以下にさらに説明するように、上記ゼロ位相再始動回路２０２は、各クロックパルス波２０６，２０８，２１０を、クロックパルス波２０６，２０８，２１０の位相に応じて、対応する出力端子２１６に順次結びつける。ここで、最上位位相パルス波の第１周期２１８の間に、例えば、ゼロ位相再始動回路２０２は、最上位位相パルス波２０６を、対応する出力端子２１６と結びつける。また、最下位パルス波２０８のＮ番目の周期２２２の間に、ゼロ位相再始動回路２０２は、最下位位相パルス波（パルス波Ｎ）２０８を、対応する出力端子２１６と結びつける。ただし、Ｎは、クロックパルス波２０６，２０８，２１０の数に等しい。一実施形態では、Ｎ番目の周期は、第１周期の直後に続く。
【００３２】
また、中間周期２２０の間、ゼロ位相再始動回路２０２は、中間位相パルス波２１０を、対応する出力端子２１６とそれぞれ独立して順次結びつける。また、中間位相パルス波２１０の各連続した周期の間に、各中間位相パルス波は結びつけられる。一実施形態では、中間周期が、第１周期の直後に続き、Ｎ番目の周期が、中間周期の直後に続く。
【００３３】
図３に、図１のゼロ位相再始動回路２０２の例を示す。上記ゼロ位相再始動回路２０２は、ＡＳＩＣ、ＤＳＰ、別個のハードウエア、プロセッサまたは他の装置を備えている。また、ゼロ位相再始動回路２０２は、各クロックパルス波２０６，２０８，２１０用の位相再始動段３００を備えている。そして、各再始動段は、さらに、クロックパルス波入力部３０２、フリップフロップ３０６、論理ゲート３０８、および、クロックパルス波出力部３１０を備えている。上記フリップフロップ３０６は、Ｄ型フリップフロップ、Ｓ／Ｒ型フリップフロップ、または、Ｊ／Ｋ型フリップフロップなどの、記憶機能と少なくとも１つの出力部３１２とを備えているものであれば、どのような論理装置でもよい。また、上記フリップフロップ３０６は、少なくとも、第１入力部３０４と第２入力部３１４とを備えている。上記論理ゲート３０８は、ＡＮＤゲート、ＮＡＮＤゲート、多重化器、およびＯＲゲート、またはＮＯＲゲートまたはこれらの組み合わせなどの、どのような多重入力単一出力デジタル論理装置でもよい。
【００３４】
各再始動段３００に関しては、再始動段３００に対応するクロックパルス波２０６，２０８，２１０が、フリップフロップ３０６の第２入力部３１４と、論理ゲート３０８の入力部と電気的に通じている。また、フリップフロップ３０６の出力部３１２は、論理ゲート３０８の入力部と電気的に接続されている。また、最上位位相パルス波ｐ（ＭＳＢ）と対応している再始動段以外の各再始動段３００に関しては、第１入力部３０４が、該再始動段３００に直接先行するクロックパルス波２０６，２０８，２１０に対応する出力部３１２と電気的に接続されている。さらに、最上位位相クロックパルス波ｐ（ＭＳＢ）の再始動段に対応する第１入力部３０４は、リセット入力信号（ｎ＿ｒｅｓｅｔ）を受信するように設計されている。
【００３５】
パワーアップのときに、ｎ＿ｒｅｓｅｔ信号は「０」であり、このｎ＿ｒｅｓｅｔ信号は、出力部３１２を「０」に設定し、各再始動段階３００のパルス波出力部３１０を「０」に設定する。上記ｎ＿ｒｅｓｅｔ信号が「１」に設定されると、最上位位相パルス波ｐ（ＭＳＢ）２０６に対応するフリップフロップ３０６の出力部３１２は、最上位位相パルス波２０６のクロック信号の次の周期の間に、「１」に設定される。ここで、最上位位相パルス波の出力部３１２が「１」に設定されると、対応する論理ゲート３０８は、最上位位相パルス波２０６をパルス波出力部Ｐ（ＭＳＢ）３１０と結びつける。また、最上位位相パルス波２０６は、ｎ＿ｒｅｓｅｔ信号を受信するまで、パルス波出力部３１０と結びついたままである。
【００３６】
さらに、最上位位相パルス波２０６は、クロック信号２０４の位相によって、最上位位相パルス波２０６に直接先行するパルス波と対応する再始動段３００に通じている。一実施形態では、中間位相パルス波２１０の再始動段３００は、最上位位相パルス波２０６の再始動段の直後に続いており、最下位位相パルス波２０６の再始動段は、中間位相パルス波２１０の直後に続いている。
【００３７】
上記最上位位相パルス波２０６は、パルス波出力部３１０を介して、中間位相再始動段３００の第１入力部へ制御信号を伝播する。ここで、最上位位相パルス波２０６が「１」に設定されると、第１入力部３０４において、中間位相フリップ／フロップ３０６は、中間位相パルス波２１０の次の周期の間に、出力部３１２を「１」に設定する。そして、出力部３１２が「１」に設定されると、対応する中間位相論理ゲート３０８は、中間位相パルス波２１０をパルス波出力部Ｐ（ＭＳＢ）３１０と結びつける。
【００３８】
また、中間位相パルス波が対応するパルス波出力部３１０と結びついているとき、中間位相パルス波２１０は、制御信号として最下位位相再始動段３００へ伝播する。これに対し、対応する最下位位相フリップ／フロップ３０６と論理ゲート３０８とは、最下位位相パルス波２０８を、パルス波出力部３１０に対応するパルス波と結びつける。そして、最下位位相パルス波２０８は、最下位位相パルス波２０８の次の周期の間に、対応するパルス波出力部３１０と結びつけられる。一実施形態では、最下位位相パルス波２０８は、最下位位相パルス波のＮ番目の周期の間に、対応するパルス波出力部３１０と結びつけられる。ただし、Ｎは、クロック信号２０４のためのパルス波の数である。
【００３９】
一実施形態では、上記中間位相再始動段３００は、それぞれ、多重中間位相パルス波２１０を、対応するパルス波出力部３１０と結びつける。また、中間位相再始動段３００は、それぞれ、中間位相パルス波２１０を、パルス波位相に基づいて、中間位相パルス波２１０に対応する周期の間に結びつけるように設計されている。そして、中間位相パルス波２１０が対応するパルス波出力部３１０と結びつくと、中間位相パルス波２１０は、制御信号として、続くフリップ／フロップ３０６へ伝播する。
【００４０】
一実施形態では、最下位位相再始動段３００は、最上位位相再始動段３００のすぐ後に続く。ここで、最上位位相パルス波が対応するパルス波出力部３１０と結びつくと、最上位位相パルス波２０６は、制御信号として最下位位相再始動段階３００へ伝播する。そして、最上位位相パルス波２０６は、最下位位相フリップ／フロップの第１入力部３０４において受信される。これに対応して、フリップ／フロップ３０６および対応する論理ゲート３０８は、最下位位相パルス波２０８を、対応するパルス波出力部３１０と結びつける。
【００４１】
図４に、多重位相クロック信号の再始動方法の順をフローチャートに示す。上記方法は、複数のクロックパルス波を受信し（４０２）、第１クロック周期の間に、最上位位相パルス波を最上位出力端子と結びつけ（４０４）、中間クロック周期の間に、１つ以上の中間位相パルス波を中間出力端子と結びつけ（４０６）、Ｎ番目のクロック周期の間に、最下位位相パルス波を最下位出力端子と結びつける（４０８）工程とを含む。ただし、Ｎは、受信されたクロックパルス波の数である。
【００４２】
上記工程４０２における複数のクロックパルス波は、それぞれ、ほぼ同じ周波数（周期）を有している。また、各クロックパルス波は、他のクロックパルス波と位相が一致していない。複数のクロックパルス波は、さらに、最上位位相クロックパルス波、最下位位相クロックパルス波、および、１つ以上の中間位相クロックパルス波を含んでいる。好ましい実施形態では、クロックパルス波の数は、１６である。Ｎは、１より大きいどのような数でもよい。
【００４３】
また、最上位位相パルス波を結びつける工程４０４の間に、最上位位相パルス波は、リセット信号に応じて、最上位位相出力端子と結びついている。一実施形態では、最上位位相パルス波は、他のリセット信号が通じるまで、結びついたままである。
【００４４】
また、１つ以上の中間位相パルス波４０６を結びつける工程４０６の間、中間位相パルス波は、最上位位相パルス波または先行中間パルス波を結びつける工程４０４に応じて、中間出力端子と接続される。さらに、中間クロック周期は、第１クロック周期の直後に続く。一実施形態では、中間周期が多重連続クロック周期を含んでおり、この多重連続クロック周期の間に、各多重連続中間位相パルス波が、それぞれ、対応する中間出力部と結びつけられる。
【００４５】
また、最下位位相パルス波を最下位出力端子と結びつける工程４０８の間に、最下位位相パルス波は、中間位相クロックパルス波の１つの結びつきに応じて、最下位出力端子と結びつけられる。一実施形態では、Ｎ番目のクロック周期は、中間クロック周期の直後に続いている。
【００４６】
これまで説明してきたように、多重位相クロックを高速ゼロ位相再始動できる。本実施形態は、ＰＲＭＬ読取／書込チャネル装置における、位相同期ループ（phase locked loop「LLP」）用の多重位相クロック信号を順次同期化することに適用できる。ここで、発振器回路は、様々な周波数の多重位相クロック信号を生成する電圧制御発振器を備えていてもよい。また、上記多重位相クロック信号は、他のパルス波と位相が一致していない各クロックパルスを有する多重クロックパルス波を含んでいる。そして、上記電圧制御発振器は、さらに、多重位相クロック信号の周波数を、電圧制御発振器と通じた電圧レベルに基づいて変化させる。
【００４７】
ところで、本方法は、図１〜図４および上記に記載の回路に制限されない。上記多重位相クロックのゼロ位相再始動方法の様々な実施形態は、本発明の範囲内であることが分かる。また、多重位相クロックのゼロ位相再始動用の全ての部品は、単一集積回路半導体チップにおけるＰＲＭＬ読取／書込チャネルに備えられていてもよい。あるいは、本発明の原則に基づく回路の部品のいくつか、または、全てが、ＰＲＭＬ読取／書込チャネル装置以外の１つ以上の集積回路に備えられていてもよい。
【００４８】
本発明の特定の実施形態を示して説明したが、変形をしてもよい。それゆえ、添付の請求項では、全ての同等のものを含み、全ての変更と変形とを包含している。
【図面の簡単な説明】
【００４９】
【図１Ａ】ホスト装置と連結されているハードドライブの例のブロック図である。
【図１Ｂ】ハードドライブと共に用いられる読取／書込チャネルの一実施形態を示すブロック図である。
【図２】多重位相クロック信号のゼロ位相再始動用の出力部を含む一実施形態のタイムチャートである。
【図３】高速ゼロ位相再始動回路の一実施形態の概略図である。
【図４】多重位相クロック用の高速ゼロ位相再始動方法の例に関するフローチャートである。
〔発明の背景〕
本発明は、概ね、磁気データ記憶装置の分野に関する。より具体的には、本発明は、磁気データ記憶装置の部分応答最尤読取／書込チャネルに関するものである。
【０００２】
コンピュータにより処理されるデジタルデータは、大抵、ハードディスクまたはハードディスクドライブと呼ばれる永久データ記憶システムに記憶される。データは、通常、１および０の列（「ビット」）により構成されている。ハードディスクは、磁性面を備え、この磁性面に、データのビットを示すための個別の磁界をプログラムできる。従来のハードディスク装置においては、データ列が、符号化され、次いで、磁性面上を通過する読み／書きヘッドによりハードディスクにプログラムされる。また、読み／書きヘッドが磁性面を通るときに、読取／書込ヘッドは、表面の各区分を、２つの磁界極性のうちの１つに極性化する。従って、符号化されたビットは、磁界反転列を含むことになる。
【０００３】
ここで、データは、磁界反転として符号化されているため、磁性面の特定の区分を個々のビットのために位置づけることが望ましい。また、同じ極性を有する連続的な区分の続きは望ましくない。なぜなら、どこで１つのビットが終了し、どこから他のビットが開始するのかを判断するのが困難だからである。また、ビット位置を追跡するために、クロック同期データは、プログラムされたデータにより符号化される。このクロック同期データは、データがハードドライブから読まれるとき、識別子（「クロック識別子」）を供給する。しかしながら、上記クロック識別子は、磁性面における貴重なスペースを使用してしまう。
【０００４】
また、データは、通常、ピーク検出を用いて読まれている。そして、読取／書込ヘッドが磁界の反転部を通るときに、小さな電圧過渡現象が、読取／書込ヘッドに生じる。さらに、読取／書込チャネルと呼ばれるピーク検出読取回路は、磁性面上を通過する読取／書込ヘッドと電気的に結合される。また、読取／書込チャネルは、検出したピークから読取ったデータを、データのプログラムに用いられる符号化技術に基づいて解釈する。さらに、読取／書込チャネルは、データをクロックと同期して連続的に分析し、磁界反転を示す電圧過渡現象を認識することにより、信号をデジタル情報に変換する。
【０００５】
ピーク検出方法によりデータを記憶できる密度は、例えば、非常に密集した磁性ピークの干渉により制限される。また、ハードディスクでの物理的なスペースは制限されているため、記憶されるデータ量は、データを記憶できる面積密度を上昇することにより最適化される。しかしながら、ハードディスクで記憶されるデータ密度を最適化する目的は、ディスクから読取られるデータの信頼性の最適化と均衡を保っている。そのため、密度の上昇に伴って、個々のデータビットを区別すること、および、全てのノイズから分離することがより複雑となる。また、密度の上昇に伴って、符号間の干渉（inter-symbol interference「ISI」）の可能性が高くなる。具体的には、密度の上昇に伴って、個々の磁場の強度が弱くなる。
【０００６】
ここで、部分応答最尤（partial response, maximum likelihood「PRML」）方法に基づく読取／書込チャネルは、上昇した密度において信頼できるデータ記憶を提供する一方、必要なクロック識別子が最小となる。この技術は、一般的に２つの処理を含んでいる。すなわち、１）部分応答、および、２）最尤度である。ここで、部分応答の観点からは、読取／書込チャネル回路は、複雑なデジタル信号処理（digital signal processing「DSP」）、および、読取／書込ヘッドから送られてくる磁気データ列を処理するためのアルゴリズムのサンプリングを実行する。また、最尤度の観点からは、読取／書込チャネルは、磁気データ列を示す、最も適当なデータの列を決定するように設計されている。上記読取／書込ヘッドからの磁気データ列は、ビタビ検出と呼ばれる処理により復号化される。そして、ビタビ検出の間に、アルゴリズムがデータの可能な組み合わせを決定し、差の一番少ない突合せが、正しいデータである最尤度を有すると決定された組み合わせとなる。
【０００７】
ＰＲＭＬ読取／書込チャネルは、大抵、１つ以上の発振器回路を備え、上記発振器回路は、読取および書込動作を同期化させるために用いられる多重位相クロック信号を供給する。一般的に、発振器は、多重クロックパルス波を供給する。そして、上記多重クロックパルス波は、それぞれ、ほぼ同じ周波数であって、他のクロックパルス波とはそれぞれ位相が一致していない。また、パワーアップのときには、発振器は、大抵、クロックパルス波を順不同に与える。しかしながら、クロック信号を含む読取／書込チャネルにおける他の回路には、多重位相クロック信号を、予測可能な順序で供給する必要がある。具体的には、ゼロ位相始動を有するクロック信号パルス波は、各クロック信号パルス波の各位相に応じて順次供給される。
【０００８】
また、回路は、ゼロ位相始動を確実にするために、発振器に加えられている。しかしながら、発振器に加えられた回路は、多重位相クロックパルスにひずみを生じさせ、発振器が多重位相クロック信号を生成する速度が落ちる。さらに、多重位相クロック信号がリセットされるときに、発振器回路がリセットされるが、上記多重位相クロック信号に依存する全ての回路をさらにリセットする必要がある。また、ゼロ位相再始動を提供する他の技術は、クロックパルスが遅延する間に、パルス波の１周期において多重位相クロック信号をリセットすることを含んでいる。しかしながら、この技術は、かなりの時間と精密なクロック遅延補償が必要である。
【０００９】
従って、多重位相クロック用のプログラム可能な高速ゼロ移送再始動回路の技術が必要となる。
【００１０】
〔概要〕
ここで、多重位相クロックのための高速ゼロ移送再始動について開示する。多重位相クロックのための高速ゼロ移送再始動により、パルス波が迅速且つ確実に同期する。そして、多重パルス波は、パルス波位相に応じて、パルス波に対応する端子と順次結びつけられる。
【００１１】
高速ゼロ位相再始動装置の一実施形態は、入力部、出力部、および、ゼロ位相回路を含む集積回路を備えている。上記入力部は、多重位相クロック信号により生成される多重クロックパルス波を受信するように設計されている。各クロックパルス波は、ほぼ同じ周波数であり、他のクロックパルス波とは位相が一致していない。また、上記出力部は、各クロックパルス波と対応する少なくとも１つの端子を含む出力端子を備えている。また、上記ゼロ位相回路は、出力部と入力部との双方の電気接続されている。そして、ゼロ位相回路は、リセット信号に応じて、時間的に順次、各クロックパルス波を対応する出力端子に結びつける。パルス波は順次結びつけられるため、最上位位相クロックパルス波は、対応する出力部と結びついている第１信号であり、最下位位相クロックパルス波は、対応する出力端子と結びついている最後のクロックパルス波となる。上記パルス波が対応する出力部に結びつけられた後は、ゼロ位相回路において他のリセット信号が受信されるまで、出力部は結びつけられたままとなる。
【００１２】
高速ゼロ位相再始動方法の一実施形態は、複数のクロックパルス波を受信することにより多重位相クロック信号を再始動し、リセット入力信号に応じて最上位位相クロックパルス波を最上位出力端子と結びつけ、最上位位相クロックパルス波の結びつきに応じて少なくとも１つの中間位相クロックパルス波を中間出力端子と結びつけ、中間位相クロックパルス波の結びつきに応じて最下位位相クロックパルスを最下位出力端子と結びつけることを含んでいる。
【００１３】
本発明の概要の説明は、単に導入として備えられているものであり、この欄に記載されていることは、本発明の範囲を規定する請求項についての限定と捉えるべきではない。また、本発明のさらなる目的および利点は、以下の説明で示され、そして、一部は該説明から明らかになるか、あるいは、本発明を実施することにより分かるであろう。さらに、本発明の目的および利点は、請求項において特に記載する方法および組み合わせにより達成され、かつ、得られる。
【００１４】
〔それぞれの図面の簡単な説明〕
図１Ａは、ホスト装置と連結されているハードドライブの例のブロック図である。
【００１５】
図１Ｂは、ハードドライブと共に用いられる読取／書込チャネルの一実施形態を示すブロック図である。
【００１６】
図２は、多重位相クロック信号のゼロ位相再始動用の出力部を含む一実施形態のタイムチャートである。
【００１７】
図３は、高速ゼロ位相再始動回路の一実施形態の概略図である。
【００１８】
図４は、多重位相クロックの高速ゼロ位相再始動方法の例に関するフローチャートである。
【００１９】
〔好ましい実施形態の詳細な説明〕
本願に記載の実施形態は、ＰＲＭＬを基礎とする読取／書込チャネル装置に関連している。上記読取／書込チャネルは、ハードドライブの読取／書込ヘッドと結びついている。また、本願では、「と結びついている（coupled with）」という表現は、直接接続、または、１つ以上の中間部品を介した間接的な接続のことを意味している。このような中間部品には、ハードウエアおよびソフトウエアの双方を基礎とする部品が含まれている。また、読取／書込チャネルは、データをハードディスクへ磁気的に記憶させるように読取／書込ヘッドを制御するために、ホスト装置からのデジタルデータを電気インパルスに変換する。そして、読取処理の間に、読取／書込チャネルは、読取／書込ヘッドによって磁気的に感知されたアナログ波形を受信し、その波形をドライブに記憶されるデジタルデータに変換する。
【００２０】
図示する実施形態は、ＰＲＭＬ多重位相クロック用の高速ゼロ位相再始動を提供する。上記多重位相クロックパルス波は、パルス波の各位相に応じて同期がとられている。ここで、多重位相クロックを再始動するための時間は、パルス波を出力端子と順次結びつけることにより短縮される。
【００２１】
以下に、添付の図１〜図４を参照しながら、本発明の実施形態を説明する。
【００２２】
図１Ａに、ホスト装置１１２と接続されているハードドライブ１００のブロック図を示す。分かり易いように、サーボ／アクチュエータのモータ制御（servo/actuator motor control）などのいくつかの部品は図示していない。ドライブ１００は、磁性面およびスピンドルモータ１０２、読取／書込ヘッドおよびアクチュエータ組立品１０４、前置増幅器１０６、読取／書込チャネル１０８、ならびに、制御器１１０を備えている。ここで、上記前置増幅器１０６は、インターフェース１１４，１１６を介して、読取／書込チャネル１０８と接続されている。また、上記制御器１１０は、インターフェース１１８，１２０を介して、読取／書込チャネル１０８と接続されている。
【００２３】
上記ハードディスク１００から読取るために、ホスト装置１１２は、例えば、シリンダおよびセクタアドレスなどのディスクドライブにおけるデータの位置を識別する位置識別子を与える。また、制御器１１０は、このアドレスを受信し、記録媒体１０２におけるデータの物理的な位置を判断する。次いで、制御器１１０は、読取／書込ヘッドを、読取／書込ヘッド１０４の下側においてデータがスピンするような適切な位置へ移動させる。そして、読取／書込ヘッド１０４の下側においてデータがスピンする時に、読取／書込ヘッド１０４は、磁化変化の有無を感知し、アナログ信号データの列を生成する。そして、このデータは、前置増幅器１０６へ送信される。また、この前置増幅器１０６は、上記信号を増幅し、インターフェース１１４を介して、上記データを読取／書込チャネル１０８へ送信する。そして、以下に説明するように、読取／書込チャネルは、増幅されたアナログ波形を、前置増幅器１０６から受信し、この波形を、それが示しているデジタル２値データに復号化する。次いで、このデジタル２値データは、インターフェース１１８を介して、制御器１１０へ送信される。また、上記制御器１１０は、ハードドライブ１００をホスト装置１１２と接続する。ここで、制御器１１０は、ハードドライブ１００の処理速度、および／または、信頼性を上昇させることを目的として、キャッシュまたはエラー検出／修正の機能などの付加的な機能を備えていてもよい。
【００２４】
上記ホスト装置１１２は、書込処理のため、制御器１１０に、書込むべき２値のデジタルデータ、および、例えばシリンダやセクタアドレスといった、データをどこに書込むかという位置を与える。また、上記制御器１１０は、読取／書込ヘッド１０４を目的の場所へ移動させ、書込まれる２値のデジタルデータを、インターフェース１２０を介して読取／書込チャネル１０８へ送信する。そして、上記読取／書込チャネル１０８は、２値のデジタルデータを受信し、それを符号化し、アナログ信号を生成する。なお、このアナログ信号は、読取／書込ヘッド１０４を駆動して、２値のデジタルデータを示す、適切な磁束変化を磁性記録媒体１０２へ伝えるように使用されるものである。生成された信号は、インターフェース１１６を介して、読取／書込ヘッド１０４を駆動する前置増幅器１０６へ送信される。
【００２５】
図１Ｂに、図１Ａに記載のハードドライブ１００と共に用いられる、部分応答最尤（Partial Response Maximum Likelihood「PRML」）符号化技術をサポートする読取／書込チャネル１０８の例を示す。分かり易いように、いくつかの部品を省略している。上記読取／書込チャネル１０８は、有効チャネル長が０．１８ミクロンであるトランジスタの相補形金属酸化膜半導体（complementary metal oxide semiconductor「CMOS」）プロセスを用いた集積回路として実施される。また、他のプロセス技術、および、形状を用いてもよく、本願に開示する回路は、さらに、ハードディスク制御器論理などのハードディスク電子機器を含む他の回路と集積されていてもよい。また、上記のように、読取／書込チャネル１０８は、２値のデジタル情報と、記録媒体１０２上で磁束として示されるアナログ信号との間で変換を行う。さらに、上記読取／書込チャネル１０８は、２つの主な区分、すなわち、読取経路１５６および書込経路１５８に分割されている。
【００２６】
上記書込経路１５８は、パラレルからシリアルへの変換器１４４、ランレングス限定（run-length-limited「RLL」）符号化器１４６、パリティ符号化器１４８、書込前置補償回路１５０、および、駆動回路１５２を備えている。上記パラレルからシリアルへの変換器１４４は、インターフェース１２０を介して、ホスト装置１１２からデータを同時に８ビット受信する。また、変換器１４４は、入力データをシリアル化し、シリアルビット列を、ＲＬＬ符号化器１４６へ送信する。そして、ＲＬＬ符号化器１４６は、記録媒体１０２に記憶するための公知のランレングス限定アルゴリズムによって、シリアルビット列を、記号による２値の列に符号化する。例えば、上記ＲＬＬ符号化器は、磁束変化の間隔が適切にあいていること、および、磁束変化していないデータの長い続きが記憶されないことを確保するために、３２／３３ビット記号コードを使用する。次いで、上記ＲＬＬ符号化データは、奇偶検査ビットをデータに加えるパリティ符号化器１４８へ送信される。例えば、パリティ符号化器１４８は、このような記憶されるデータの磁気特性に起因して０または１の長い続きが記憶されないことを確保するために、奇数パリティを使用する。その後、パリティ符号化データは、デジタル信号というよりもアナログ信号として処理される。そして、上記アナログ信号は、書込前置補償回路１５０へ送られる。また、この書込前置補償回路１５０は、記憶プロセスにおける磁気的なひずみを補償するために、ビット列のパルス幅を動的に調整する。そして、上記調整されたアナログ信号は、駆動回路１５２へ送信される。ここで、この駆動回路１５２は、読取／書込ヘッド１０４を駆動し、かつ、データを記憶するために、インターフェース１１６を介して前置増幅器１０６へ信号を駆動する。また、例えば、駆動回路１５２は、前置増幅器１０６に対する差動出力を生成する擬似エミッタ接続論理（pseudo emitter coupled logic「PECL」）駆動回路を備えている。
【００２７】
上記読取経路１５６は、減衰回路／入力抵抗器１２２、可変利得増幅器（variable gain amplifier「VGA」）、耐磁性非対称線形器（magneto-resistive asymmetry linearizer「MRA」）１２６、連続時間フィルタ（continuous time filter「CTF」）１２８、バッファ１３０、アナログからデジタルへの変換器（analog to digital converter「ADC」）１３２、有限インパルス応答（finite impulse response「FIR」）フィルタ１３４、補間されたタイミング回復（interpolated timing recovery「ITR」）回路１３６、ビタビアルゴリズム検出器１３８、パリティ復号器１４０、および、ランレングス限定（「ＲＬＬ」）復号器１４２を備えている。ここで、読取／書込チャンネル１０８は、読取／書込ヘッド１０４により記録媒体１０２から感知した増幅された磁気信号を、インターフェース１１４を介して受信する。感知した磁気信号を示すアナログ信号波形は、まず、入力抵抗器１２２へ送られる。この入力抵抗器１２２は、信号を減衰し、かつ、いくらかの入力抵抗器からなる切り替え回路である。次に、減衰された信号は、信号を増幅するＶＧＡ１２４へ送信される。そして、次いで、上記増幅された信号は、記憶プロセスにより生じる全てのひずみに対して信号を調整するＭＲＡ１２６へ送信される。基本的に、ＭＲＡ１２６は、書込経路１５８における書込前置補償回路１５０の逆の機能を果たす。次いで、ノイズを除去するために、上記信号は、基本的には低パスフィルターであるＣＴＦ１２８を通過する。次いで、フィルタリングされた信号は、アナログ信号をサンプリングしてデジタル形状に変換するＡＤＣ１３２へ、バッファ１３０を介して、送信される。次いで、上記デジタル信号は、ＦＩＲフィルタ１３４へ送信され、次に、タイミング回復回路１３６へ送信される。ここで、タイミング回復回路１３６は、ＦＩＲフィルタ１３４、ＭＲＡ１２６、および、ＶＧＡ１２４とフィードバック方向に接続され（図示せず）、これにより、受信した信号に応じて、これらの回路がタイミング補償を与えるように適応させる。例えば、ＦＩＲフィルタ１３４は、１０タップＦＩＲフィルタである。次いで、上記デジタル信号は、ビタビアルゴリズム検出器１３８へ送信される。このビタビアルゴリズム検出器１３８は、デジタル信号処理技術を用いたデジタル信号によって示される２値ビットパターンを決定する。例えば、ビタビアルゴリズム検出器１３８は、３２状態ビタビ処理装置（32 state Viterbi processor）を使用している。次いで、上記デジタル信号により示される２値データは、奇偶検査ビットを取り除くパリティ復号器１４０へ送信され、次いで、ＲＬＬ復号器１４２へ送信される。また、上記ＲＬＬ復号器１４２は、２値のＲＬＬ符号化記号を、実際の２値データに復号する。次いで、このデータは、インターフェース１１８を介して、制御器１１０へ送信される。
【００２８】
上記読取／書込チャネル１０８は、クロック合成器１５４をさらに備えている。クロック合成器１５４は、読取／書込チャネル１０８を動作するために必要な多重位相クロック信号を生成する。例えば、クロック合成器１５４は、必要な多重位相クロック信号を生成するための電圧制御発振器および様々なクロック分割器を有する、位相同期ループ（phase lock look「PLL」）を備えている。
【００２９】
図２に、発振器回路２００および高速ゼロ位相再始動回路２０２の例を示す。発振器回路２００は、電圧入力によって決まる周波数を有する多重位相クロック信号２０４を生成する位相制御発振器でもよい。また、上記多重位相クロック信号２０４は、独立したチャンネルに対して多重化されていてもよく、あるいは、単一チャンネルと統合されていてもよい。多重位相クロック信号２０４は、周波数（周期）はほぼ同じであるが、位相は他のクロックパルスと一致していない複数のクロックパルス波を含んでいる。例えば、上記クロック信号２０４は、最上位位相パルス波（ｐ３）２０６、最下位位相パルス波（ｐ０）２０８、および、２つの中間位相パルス波（ｐ２，ｐ１）２１０を含む４つのパルス波を有している。上記最下位位相パルス波２０８は、通常、多重位相クロック信号２０４の位相ゼロと関連付けられている。一方、最上位位相パルス波２０６は、通常、多重位相クロック信号２０４の位相ゼロから最も遅延したパルスと関連付けられている。また、上記中間位相パルス波２１０は、最下位位相パルス波と最上位位相パルス波との間の位相を有する個別のクロックパルス波を含んでいる。ここで、１６位相または３２位相など、より少なくまたはより多くの位相を生成する発振器回路２００を使用してもよい。
【００３０】
パワーアップのときに、上記発振器回路２００は、非同期の多重位相クロック信号２０４を提供する。多重位相クロック信号２０４は、ゼロ位相再始動回路２０２の入力部２１２と通信を行う。また、上記入力部２１２は、１つ以上の入力端子を備えている。上記ゼロ位相再始動回路は、クロック信号２０４を出力部２１４に結びつけるように設計されている。そして、上記出力部２１４は、複数の出力端子２１６を備え、多重位相クロック信号２０４の各クロックパルス波２０６，２０８，２１０に対して少なくとも１つの出力端子２１６を有している。
【００３１】
以下にさらに説明するように、上記ゼロ位相再始動回路２０２は、各クロックパルス波２０６，２０８，２１０を、クロックパルス波２０６，２０８，２１０の位相に応じて、対応する出力端子２１６に順次結びつける。ここで、最上位位相パルス波の第１周期２１８の間に、例えば、ゼロ位相再始動回路２０２は、最上位位相パルス波２０６を、対応する出力端子２１６と結びつける。また、最下位パルス波２０８のＮ番目の周期２２２の間に、ゼロ位相再始動回路２０２は、最下位位相パルス波（パルス波Ｎ）２０８を、対応する出力端子２１６と結びつける。ただし、Ｎは、クロックパルス波２０６，２０８，２１０の数に等しい。一実施形態では、Ｎ番目の周期は、第１周期の直後に続く。
【００３２】
また、中間周期２２０の間、ゼロ位相再始動回路２０２は、中間位相パルス波２１０を、対応する出力端子２１６とそれぞれ独立して順次結びつける。また、中間位相パルス波２１０の各連続した周期の間に、各中間位相パルス波は結びつけられる。一実施形態では、中間周期が、第１周期の直後に続き、Ｎ番目の周期が、中間周期の直後に続く。
【００３３】
図３に、図１のゼロ位相再始動回路２０２の例を示す。上記ゼロ位相再始動回路２０２は、ＡＳＩＣ、ＤＳＰ、別個のハードウエア、プロセッサまたは他の装置を備えている。また、ゼロ位相再始動回路２０２は、各クロックパルス波２０６，２０８，２１０用の位相再始動段３００を備えている。そして、各再始動段は、さらに、クロックパルス波入力部３０２、フリップフロップ３０６、論理ゲート３０８、および、クロックパルス波出力部３１０を備えている。上記フリップフロップ３０６は、Ｄ型フリップフロップ、Ｓ／Ｒ型フリップフロップ、または、Ｊ／Ｋ型フリップフロップなどの、記憶機能と少なくとも１つの出力部３１２とを備えているものであれば、どのような論理装置でもよい。また、上記フリップフロップ３０６は、少なくとも、第１入力部３０４と第２入力部３１４とを備えている。上記論理ゲート３０８は、ＡＮＤゲート、ＮＡＮＤゲート、多重化器、およびＯＲゲート、またはＮＯＲゲートまたはこれらの組み合わせなどの、どのような多重入力単一出力デジタル論理装置でもよい。
【００３４】
各再始動段３００に関しては、再始動段３００に対応するクロックパルス波２０６，２０８，２１０が、フリップフロップ３０６の第２入力部３１４と、論理ゲート３０８の入力部と電気的に通じている。また、フリップフロップ３０６の出力部３１２は、論理ゲート３０８の入力部と電気的に接続されている。また、最上位位相パルス波ｐ（ＭＳＢ）と対応している再始動段以外の各再始動段３００に関しては、第１入力部３０４が、該再始動段３００に直接先行するクロックパルス波２０６，２０８，２１０に対応する出力部３１２と電気的に接続されている。さらに、最上位位相クロックパルス波ｐ（ＭＳＢ）の再始動段に対応する第１入力部３０４は、リセット入力信号（ｎ＿ｒｅｓｅｔ）を受信するように設計されている。
【００３５】
パワーアップのときに、ｎ＿ｒｅｓｅｔ信号は「０」であり、このｎ＿ｒｅｓｅｔ信号は、出力部３１２を「０」に設定し、各再始動段階３００のパルス波出力部３１０を「０」に設定する。上記ｎ＿ｒｅｓｅｔ信号が「１」に設定されると、最上位位相パルス波ｐ（ＭＳＢ）２０６に対応するフリップフロップ３０６の出力部３１２は、最上位位相パルス波２０６のクロック信号の次の周期の間に、「１」に設定される。ここで、最上位位相パルス波の出力部３１２が「１」に設定されると、対応する論理ゲート３０８は、最上位位相パルス波２０６をパルス波出力部Ｐ（ＭＳＢ）３１０と結びつける。また、最上位位相パルス波２０６は、ｎ＿ｒｅｓｅｔ信号を受信するまで、パルス波出力部３１０と結びついたままである。
【００３６】
さらに、最上位位相パルス波２０６は、クロック信号２０４の位相によって、最上位位相パルス波２０６に直接先行するパルス波と対応する再始動段３００に通じている。一実施形態では、中間位相パルス波２１０の再始動段３００は、最上位位相パルス波２０６の再始動段の直後に続いており、最下位位相パルス波２０６の再始動段は、中間位相パルス波２１０の直後に続いている。
【００３７】
上記最上位位相パルス波２０６は、パルス波出力部３１０を介して、中間位相再始動段３００の第１入力部へ制御信号を伝播する。ここで、最上位位相パルス波２０６が「１」に設定されると、第１入力部３０４において、中間位相フリップ／フロップ３０６は、中間位相パルス波２１０の次の周期の間に、出力部３１２を「１」に設定する。そして、出力部３１２が「１」に設定されると、対応する中間位相論理ゲート３０８は、中間位相パルス波２１０をパルス波出力部Ｐ（ＭＳＢ）３１０と結びつける。
【００３８】
また、中間位相パルス波が対応するパルス波出力部３１０と結びついているとき、中間位相パルス波２１０は、制御信号として最下位位相再始動段３００へ伝播する。これに対し、対応する最下位位相フリップ／フロップ３０６と論理ゲート３０８とは、最下位位相パルス波２０８を、パルス波出力部３１０に対応するパルス波と結びつける。そして、最下位位相パルス波２０８は、最下位位相パルス波２０８の次の周期の間に、対応するパルス波出力部３１０と結びつけられる。一実施形態では、最下位位相パルス波２０８は、最下位位相パルス波のＮ番目の周期の間に、対応するパルス波出力部３１０と結びつけられる。ただし、Ｎは、クロック信号２０４のためのパルス波の数である。
【００３９】
一実施形態では、上記中間位相再始動段３００は、それぞれ、多重中間位相パルス波２１０を、対応するパルス波出力部３１０と結びつける。また、中間位相再始動段３００は、それぞれ、中間位相パルス波２１０を、パルス波位相に基づいて、中間位相パルス波２１０に対応する周期の間に結びつけるように設計されている。そして、中間位相パルス波２１０が対応するパルス波出力部３１０と結びつくと、中間位相パルス波２１０は、制御信号として、続くフリップ／フロップ３０６へ伝播する。
【００４０】
一実施形態では、最下位位相再始動段３００は、最上位位相再始動段３００のすぐ後に続く。ここで、最上位位相パルス波が対応するパルス波出力部３１０と結びつくと、最上位位相パルス波２０６は、制御信号として最下位位相再始動段階３００へ伝播する。そして、最上位位相パルス波２０６は、最下位位相フリップ／フロップの第１入力部３０４において受信される。これに対応して、フリップ／フロップ３０６および対応する論理ゲート３０８は、最下位位相パルス波２０８を、対応するパルス波出力部３１０と結びつける。
【００４１】
図４に、多重位相クロック信号の再始動方法の順をフローチャートに示す。上記方法は、複数のクロックパルス波を受信し（４０２）、第１クロック周期の間に、最上位位相パルス波を最上位出力端子と結びつけ（４０４）、中間クロック周期の間に、１つ以上の中間位相パルス波を中間出力端子と結びつけ（４０６）、Ｎ番目のクロック周期の間に、最下位位相パルス波を最下位出力端子と結びつける（４０８）工程とを含む。ただし、Ｎは、受信されたクロックパルス波の数である。
【００４２】
上記工程４０２における複数のクロックパルス波は、それぞれ、ほぼ同じ周波数（周期）を有している。また、各クロックパルス波は、他のクロックパルス波と位相が一致していない。複数のクロックパルス波は、さらに、最上位位相クロックパルス波、最下位位相クロックパルス波、および、１つ以上の中間位相クロックパルス波を含んでいる。好ましい実施形態では、クロックパルス波の数は、１６である。Ｎは、１より大きいどのような数でもよい。
【００４３】
また、最上位位相パルス波を結びつける工程４０４の間に、最上位位相パルス波は、リセット信号に応じて、最上位位相出力端子と結びついている。一実施形態では、最上位位相パルス波は、他のリセット信号が通じるまで、結びついたままである。
【００４４】
また、１つ以上の中間位相パルス波４０６を結びつける工程４０６の間、中間位相パルス波は、最上位位相パルス波または先行中間パルス波を結びつける工程４０４に応じて、中間出力端子と接続される。さらに、中間クロック周期は、第１クロック周期の直後に続く。一実施形態では、中間周期が多重連続クロック周期を含んでおり、この多重連続クロック周期の間に、各多重連続中間位相パルス波が、それぞれ、対応する中間出力部と結びつけられる。
【００４５】
また、最下位位相パルス波を最下位出力端子と結びつける工程４０８の間に、最下位位相パルス波は、中間位相クロックパルス波の１つの結びつきに応じて、最下位出力端子と結びつけられる。一実施形態では、Ｎ番目のクロック周期は、中間クロック周期の直後に続いている。
【００４６】
これまで説明してきたように、多重位相クロックを高速ゼロ位相再始動できる。本実施形態は、ＰＲＭＬ読取／書込チャネル装置における、位相同期ループ（phase locked loop「LLP」）用の多重位相クロック信号を順次同期化することに適用できる。ここで、発振器回路は、様々な周波数の多重位相クロック信号を生成する電圧制御発振器を備えていてもよい。また、上記多重位相クロック信号は、他のパルス波と位相が一致していない各クロックパルスを有する多重クロックパルス波を含んでいる。そして、上記電圧制御発振器は、さらに、多重位相クロック信号の周波数を、電圧制御発振器と通じた電圧レベルに基づいて変化させる。
【００４７】
ところで、本方法は、図１〜図４および上記に記載の回路に制限されない。上記多重位相クロックのゼロ位相再始動方法の様々な実施形態は、本発明の範囲内であることが分かる。また、多重位相クロックのゼロ位相再始動用の全ての部品は、単一集積回路半導体チップにおけるＰＲＭＬ読取／書込チャネルに備えられていてもよい。あるいは、本発明の原則に基づく回路の部品のいくつか、または、全てが、ＰＲＭＬ読取／書込チャネル装置以外の１つ以上の集積回路に備えられていてもよい。
【００４８】
本発明の特定の実施形態を示して説明したが、変形をしてもよい。それゆえ、添付の請求項では、全ての同等のものを含み、全ての変更と変形とを包含している。
【図面の簡単な説明】
【００４９】
【図１Ａ】ホスト装置と連結されているハードドライブの例のブロック図である。
【図１Ｂ】ハードドライブと共に用いられる読取／書込チャネルの一実施形態を示すブロック図である。
【図２】多重位相クロック信号のゼロ位相再始動用の出力部を含む一実施形態のタイムチャートである。
【図３】高速ゼロ位相再始動回路の一実施形態の概略図である。
【図４】多重位相クロック用の高速ゼロ位相再始動方法の例に関するフローチャートである。
Claims (11)
- 互いに位相が一致していない複数のクロックパルス波であって、最上位位相クロックパルス波と最下位位相クロックパルス波とを含む複数のクロックパルス波を含んだ多重位相クロック信号用の入力部と、
前記複数のクロックパルス波のそれぞれに対応する複数の出力端子を有する出力部と、
前記入力部および前記出力部と電気接続されており、前記複数のクロックパルス波を、最上位位相クロックパルス波から最下位位相クロックパルス波まで、時間的に順次、対応する出力端子と結びつける（couple）ゼロ位相回路とを備える集積回路。 - 前記ゼロ位相回路は、前記クロックパルス波を、それぞれの周期の間に、対応する出力端子と独立して結びつける請求項１に記載の集積回路。
- 前記複数のクロックパルス波は、少なくとも１つの中間位相パルス波を含む請求項２に記載の集積回路。
- 前記ゼロ位相回路は、リセット入力信号に応じて動作する請求項３に記載の集積回路。
- 前記ゼロ位相回路は、前記複数のクロックパルス波の１つに対応する少なくとも１つの再始動段を備え、前記再始動段は、前記対応するクロックパルス波を、制御信号に応じて前記出力部と結びつけるように配置されている請求項４に記載の集積回路。
- 前記再始動段は、
（ａ）制御信号を伝播するように構成されているフリップ／フロップと、
（ｂ）前記フリップ／フロップ出力部と接続されており、前記対応するクロックパルス波を前記制御信号に応じて出力部と結びつける論理ゲートと、
（ｃ）前記フリップ／フロップがＤ型フリップ／フロップであり、前記論理ゲートがＡＮＤゲートである請求項６に記載の集積回路とを備える請求項５に記載の集積回路。 - 多重位相クロック信号を順次再始動する方法であって、上記方法は、
（ａ）各クロックパルス波が他の複数のクロックパルス波のそれぞれと位相が略不一致となる複数のクロックパルス波であって、最上位位相クロックパルス波と少なくとも１つの最下位位相クロックパルス波とを含む複数の（Ｎ）クロックパルス波を受信する工程と、
（ｂ）第１クロック周期に、前記最上位位相パルス波を最上位出力端子と結びつける工程と、
（ｃ）（ｂ）の後、クロックパルス波の数をＮとすると、Ｎ番目のクロック周期の間に、前記最下位位相クロックパルスを最下位出力端子と順次結びつける工程とを含む方法。 - （ｂ）の後、中間クロック周期の間に、少なくとも１つの中間位相パルス波を中間出力端子と順次結びつける工程をさらに含む請求項８に記載の方法。
- 対応する中間クロック周期に、複数の中間位相パルス波を対応する中間出力端子と順次結びつけることをさらに含む請求項９に記載の方法。
- ＰＲＭＬ読取／書込チャネルにおける多重位相クロック信号の同期化方法であって、
（ａ）各クロックパルス波が他の複数のクロックパルス波のそれぞれと位相が略不一致となる複数の（Ｎ）クロックパルス波を受信する工程と、
（ｂ）前記複数のクロックパルス波を、位相の関数として順次結びつける工程とを含む方法。 - コンピュータハードディスクドライブであって、
（ａ）クロック信号が互いのクロック信号と位相が一致していない複数のクロック信号を生成するために配置されている発振器回路を有する部分応答最尤読取／書込チャンネルと、
（ｂ）前記発振器回路と接続されており、制御信号に応じてクロック信号をそれぞれの出力端子へ送信するように配置されているそれぞれの複数の論理ゲートと、
（ｃ）リセット信号に応じて制御信号を順次伝播するように配置されている複数のそれぞれのフリップ／フロップとを備えるコンピュータハードディスクドライブ。
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