CN1559070A - 多相时钟之高速零相再激活 - Google Patents

Abstract

本发明系为用于一PRML读/写频道设计之一多相时钟之一高速零相再激活。该零相再激活系包括一输入，用于接收复数个时钟脉冲波(402)，其中每一时钟脉冲波系具有实质上相等之周期并系相关于其它时钟脉冲波而有不同相位；一输出，其系包括至少一对应于该时钟脉冲波其中之一之输出终端；以及一零相电路，其系建构以相继地耦接该复数个时钟脉冲波至该对应之输出终端(404、406、408)。

Description

多相时钟之高速零相再激活

发明背景

本发明系大体而言关于磁性资料储存装置之领域，更特别的是，本发明更相关于磁性资料储存装置之部分频率响应、最大可能读/写频道。

计算机所处理之数字资料通常系藉由一永久资料储存系统而加以储存，如一硬盘或硬式磁盘驱动器，而该资料通常包含1及0(位)之资料流(stream)，该硬盘则包括一磁性表面，其中离散磁场(discrete magnetic field)可被程序化以代表该资料位。在习知之硬盘设计中，资料流系被编码，并接着经由一通过该磁性表面之读/写头而程序化至该硬盘，当该读/写头通过该磁性表面时，该读/写头极化(polarize)该表面之片段(segments)成两磁场极性(polarity)的其中之一，因此，该已编码之位系包括一磁场反转流(stream of magnetic field reversals)。

因为该资料系被编码以作为磁场反转(magnetic reversal)，则其需要为个别之位定位该磁性表面之一特定片段，而因为决定一位于何处结束及另一位又从何处开始的困难度，则具相同极性之连续片段之连续是不受欢迎的。为了保持对位位置的追踪，时钟(clock)同步化资料系被与以程序化之资料一起编码，而当该资料系自该硬盘中读出时，该时钟同步化资料系提供参考(reference，时钟参考clockreference)，然而，该时钟参考系使用于该磁性表面上之有价值空间(valuable space)。

通常，资料系利用峰值侦测(peak detection)而加以读取。当该读/写头通过该磁场中之一反转时，一小电压尖峰(voltage spike)可能会授予该读/写头，一峰值侦测读取电路，如一读/写频道，系电耦接至通过该磁性表面之该读/写头，该读/写频道系基于用于程序化该资料之编码技术而解释读取自所侦测之峰值的数据，该读/写频道系藉由连续与一时钟进行资料同步分析及识别代表该磁场反转之电压尖峰，而将信号转换为数字信息。

资料可以以峰值侦测方法储存于其中之密度系由于，如紧密聚集之峰值而受限，而由于在硬盘上以受限之实体空间，所储存数据之量系藉由增加该资料所能储存之面积密度而最佳化，然而，最佳化储存于该硬盘之资料之密度的目标系必须与从硬盘中读取之资料之可靠度加以平衡。当密度增加时，则个别资料位进行区分之复杂度及从任何背景噪音中分离之复杂度皆会增加，而当密度增加时，符码间干扰(inter-symbol interference，ISI)的可能性亦会增加，特别地是，当密度增加时，个别磁场的强度会检少。

当需要最小时钟参考时，基于局部响应最大相似(partialresponse，maximum likelihood，PRML)之读/写频道系于已增加的密度提供可靠之资料储存，此一技术通常包括两部分步骤：1)局部响应，2)最大相似。就局部响应部分而言，一读/写频道电路系执行复杂的数字信号处理(digital signal processing，DSP)以及抽样运算(sampling algorithms)以操作来自该读/写头之该磁性数据流。就最大相似方面而言，该读/写频道系加以建构，以决定该磁性资料流所代表之最相似资料序列。而来自该读/写头之磁性数据流系于如维特比侦测(Viterbi detection)之处理中而加以译码，在维特比侦测期间，一演算会决定资料的可能组合，以及与一最小差值之相配度系为已决定为具有最正确资料之该最大相似之组合。

PRML读/写频道常常包括一或多振荡器电路，以提供用于同步化读及写操作之一多相时钟信号，通常，该振荡器系提供多时钟脉冲波，而每一系具有实质上相同之频率及相关于其它时钟脉冲波而不同之相位，在激活时，该振荡器通常以任意的顺序提供该时钟脉冲波。然而，在读/写电路中被供以时钟信号之其它电路系需要以一可预测顺序所提供之该多相时钟信号，特别的是，具有一零相激活(zerophase start)之该时钟信号脉冲波系根据每个时钟信号脉冲波之分别相位而相继加以提供。

电路系被增加至该振荡器以确保一零相激活，然而，增加至该振荡器之电路系于该多相时钟脉冲波中产生失真，并且降低在该振荡器可产生该多相时钟信号之速度。另外，当该多相时钟信号重设时，则该振荡器电路系重设，并额外地需要任何依靠该多相时钟信号之电路的重设。用以提供一零相再激活之其它技术系包括当放慢该时钟脉冲时，在一脉冲波期间重设该多相时钟信号。然而，此种技术需要大量的时间以及精确的时钟延迟补偿(clock delay compensation)。

据此，习知技术需要一多相时钟之一可程序化高速零相再激活电路。

概述

本案系揭露一多相时钟之一高速零相再激活，而该多相时钟之高速零相再激活系提供快速及可靠的脉冲波同步化，该多相脉冲波系根据该脉冲波相位而相继耦接至相对应于该脉冲波之终端。

一高速零相再激活装置之一实施例系包括一集成电路，其具有一输入、一输出以及一零相位电路。该输入系加以建构以接收由一多相时钟信号所产生之多相时钟脉冲波，每一时钟脉冲波系具有实质上相同之频率，以及系相关于其它时钟脉冲波而相位不同；该输出系包括输出终端，而该输出端系包含每一该时钟脉冲波之至少一对应终端；该零相位电路系电耦接至该输入及该输出两者。为了反应一再激活信号，该零相位电路系相继及时耦接每一该时钟脉冲波至相对应之输出终端，该脉冲波系被相继耦接，因此一最有效相位时钟脉冲波系为耦接至该相对应输出之第一信号，以及一最不有效相位时钟脉冲波系为耦接至该相对应输出终端的最后时钟脉冲波。在该脉冲波耦接至该相对应输出后，直到另一载激活信号在该零相位电路被接收为止，该输出仍然耦接着。

一高速零相位再激活支方法的一实施例，包括藉由接收复数个时钟脉冲波而再激活一多相位时钟信号；耦接一最有效相位时钟脉冲波至一最有效输出终端以反应一重设输入信号；耦接至少一中间相位(intermediate-phase)时钟脉冲波至一中间输出终端以反应耦接该最有效相位时钟脉冲波；以及耦接一最不有效相位时钟脉冲波至一最不有效输出终端，以反应耦接至该中间相位时钟脉冲波。

前述有关本发明概述之讨论仅是以介绍的方式而嘎已提供，此部分应该不能限制用来定义本案之范围之权利要求。本发明额外的目的及优点将在接下来的叙述中提出，而部分将由叙述中显现，或亦可能藉由本发明之实行而学得。本发明之目的及优点可藉由在权利要求中所特别指出之手段及结合而加以了解及获得。

简单附图说明

图1A：其系描述伴随一主机装置之一示范性硬式磁盘驱动器方块图；

图1B：其系描述与一硬式磁盘驱动器一起使用之一读/写频道实施例的方块图；

图2：其系为包括一多相时钟信号之一零相再激活之输出之实施例时序图；

图3：其系为一高速零相再激活电路之一实施例的示意图；以及

图4：其系为根据用于多相时钟之一高速零相再激活之方法的例子的流程图。

实施方式

在此所叙述之实施例系相关于以读/写频道装置为基础之PRML，而该读写频道系与硬式磁盘驱动器之读/写头相耦接。在此，”耦接(coupled with)”一词系定义以表示透过一或多个中间组件而直接连接或间接连接，而这样的中间组件可包括以硬件及软件为基础之组件两者。该读/写频道会将来自该主机装置之数字资料转换成电子脉冲，以控制该读/写头，进而将资料磁性记录至该硬盘。在读取操作期间，该读/写频道系接收藉由该读/写头所磁性感测的一模拟波形(analog waveform)，并且将该波形转换成储存在该磁盘驱动器上之数字资料。

所举之实施例系提供一PRML多相时钟之一高速零相再激活。该多相时钟脉冲波系根据该脉冲波之分别相位而加以同步化，而再激活该多相时钟之时间系藉由相继将该脉冲波耦接至输出终端而降低。

之后，本发明之实施例将藉由所附之图1至图4做为参考而加以解释说明。

请参阅图1A，其系显示伴随着一主机装置112之一硬式磁盘碟100。为了澄清，一些组件，如一伺服/致动电动机控制(servo/actuator motor control)，并未显示。该磁盘驱动器100系包括一磁性表面及转轴电动机装置102，一读/写头及致动器组合104，一预放大器(pre-amplifier)106，一读/写频道108，以及一控制器110。该预放大器106硅晶由接口114及116而耦接至该读/写频道108，该控制器110则藉由接口118及120而与该读/写频道108介接。为了自该硬盘100读取，该主机装置112系提供一用来识别资料在磁盘驱动器上之位置的位置识别符(locationidentifier)，如一磁柱及扇区地址(cylinder and sector address)，该控制器110系接收此地址并决定在磁盘盘(platters)102上资料之实体地址，该控制器110接着移动该等读/写头到使该资料于该读/写头104下旋转的适当位置。当资料于该读/写头104下旋转时，该读/写头104系感测产生一模拟信号资料流之通量反转(fluxreversals)之存在或缺席，此资料系被传递到达放大该信号之该预放大器106，并经由该接口114而将资料传递至该读/写频道108，正如将于之后所讨论的，该读/写频道系接收该已放大之来自该预放大器106之模拟波形，并将此波形译码成其所代表之数字二进制数据(digital binary data)，此数字二进制数据系接着经由该接口118而被传递至该控制器110，该控制器110系介接该硬式磁盘驱动器100及该主机装置112，并可包含额外的意欲于增加该硬式磁盘驱动器100之操作速度或可靠度之功能，如快取(caching)或错误侦测/修正功能。

为了写入的操作，该主机装置112系提供将被写入之该二进制数字数据，以及该数据将被写入之位置，如磁柱及扇区地址，给该控制器，因此，该控制器110系移动该读写头104到一指定的位置，并将该将被写入之二进制数字资料接由接口120而传送至该读/写频道108，该读写频道108则接收该二进制数字数据，将其编码，然后产生模拟信号，而该模拟信号系用于驱动该读/写头104，以授予适当之磁性通量反转至代表该二进制数字资料之磁性磁盘盘102上。该所产生之信号系藉由接口116而被传递至驱动该读/写头104之该预放大器106。

请参阅图1B，其系显示与图1所示之硬式磁盘驱动器100一起使用之支持局部响应最大相似(partial response maximumlikelihood，PRML)编码技术之一示范性读/写频道108。为了清楚，一些组件系被省略。该读写频道108系于一集成电路使用具有一有效频道长度0.18微米之晶体管之CMOS(Complementary Metal-OxideSemiconductor，互补性氧化金属半导体)制程时执行，其它制程技术及特征尺寸亦可使用，并且在此所揭露之电路可进一步与其它包含如硬盘控制器逻辑(hard disk controller logic)之硬盘电子学的其它电路整合。

正如所述，该读写频道108系于二进制数字信息及代表于该磁盘盘102上之磁性通量之模拟信号间进行转换，该读写频道108系被分割成两个主要部分，读取路径156及写入路径158。

该写入路径158系包括并串式转换器(parallel to serialconverter)144，一连值长度受限(run-length-limited，RLL)编码器146，一同位编码器(parity encoder)148，一写入预补偿电路150，以及一驱动器电路152。该并串式转换器144系经由接口120而在同一时间接收来自主机装置112之八位资料，该转换器144系连载该输入之资料并将该连续位流传送至该RLL编码器146，而为了记录于该磁盘盘102之上，该RLL编码器146系根据一已知之连值长度受限运算而对该连续比特流进行编码，使其成为符号二进制序列(symbolic binary sequence)，该示范性之RLL编码器系使用一32/33位符号码，以确保通量反转系适当地被隔开以及没有通量反转之长期运作资料(long runs of data)没有被纪录，该RLL所编码之资料系接着被传递至会增加一同位位至该资料的该同位编码器148，在该示范性的同位编码器148中，奇同位(odd parity系被用于确保长程之0及1会因如此被记录之资料之磁性特质而没有被纪录。而比起被当成一数字信号，该同位编码之资料系接着被当成一模拟信号，该模拟信号被传递至一写入预补偿电路150，而该写入预补偿电路150系动态地调整该比特流之脉冲宽度以负责在记录过程中之磁性失真；该以调整之模拟信号系被传递至一驱动器电路152，而该驱动器电路152系驱动该信号经由接口116到达该预放大器106，以驱动该读/写头104并记录该资料，该示范性驱动器电路152系包括一会产生一差动输出至该预放大器106之正射极耦合逻辑(pseudo emitter coupledlogic，PECL)驱动器电路。

该读取路径156系包括一衰退电路/输入电阻122，一可变增益放大器(variable gain amplifier，VGA)，一磁阻抗非对称线性器(magneto-resistive asymmetry lineaizer，MRA)126，一连续时间滤波器(continuous time filter，CTF)128，一缓冲器130，一模拟数字转换器(ADC)132，一有限脉冲响应(finite impulseresponse，FIR)滤波器134，一内差时序回复(interpolated timingrecovery，ITR)电路136，一维特比运算侦测器(Viterbi algorithmdetector)138，一同位译码器140，以及一连值长度受限(RLL)译码器142。该读/写头104自该磁盘盘102所感测到之已放大之磁性信号系藉由该读/写频道108经接口114而加以接收，而代表该已感测之磁性信号之模拟信号波形系首先被传递通过一输入电阻122，而该输入电阻122系为一开关电路以衰减该信号并负责任和的输入电阻；然后，已衰减之信号系被传递至该MRA126，而该MRA126系会调整因记录过程所产生之任何失真，实质上，该MRA126系在该写入路径158中执行与该写入预补偿电路150相反之功能。紧接着，该信号系被通过该CFT128，其基本上为一低通滤波器，以滤除噪音，然后，该以滤除之信号系经由该缓冲器130而被传递至该ADC132，该缓冲器130系会取样模拟信号，并将其转换成数字形式。数字信号则接着被传递至一FIR滤波器134，然后再到一时序回复电路136，该时序回复电路136系在一回授方向(feedback oritation)连接至(图中未显示)该FIR滤波器134，该MRA126以及该VGA124，以根据所接收之信号而调整此些电路，并进而提供时序补偿，该示范性FIR滤波器134系为一10个分接头之FIR滤波器。该数字信号接着被传递至该维特比运算侦测器138，该维特比运算侦测器138系决定由使用数字信号处理技术之数字信号所代表之该二进制位图案，同时，该示范性维特比运算侦测器138系使用一32状态(32state)维特比处理器，由该数字信号所代表之二进制数据系接着被传递至移除同位位之该同位译码器140，然后再传递至该RLL译码器142，而该RLL译码器142系将该二进制RLL编码符码译码为真实的二进制数据，此资料则接着经由接口118而被传递至该控制器110。

该读写频道108系进一步包括一时钟同步器154。该时钟同步器154会产生操作该读/写频道108所需要之一多相时钟信号，该示范性时钟同步器154系包括一锁相回路(phased lock loop，PLL)，以及一电压控制之振荡器，和各式时钟驱动器，以产生所需要之多相时钟信号。

请参阅图2，其系显示一示范性振荡器电路200以及一高速零相再激活电路202。该振荡器电路200可以是一产生具有取决于电压输入之频率的多相时钟信号204之电压控制振荡器，而该多相时钟信号204可被多任务至独立的频道或可被结合至一信号频道，该多相时钟信号204系包括复数个时钟脉冲波，而每一时钟脉冲波系具有实质上相等之频率(周期)，并且每一时钟脉冲波系相关于其它时钟脉冲波而为不同相位。举例而言，一时钟信号204具有四个脉冲波，包括一最有效相位脉冲波(p3)206，一最不有效相位脉冲波(p0)208，以及两个中间相位脉冲波(p2、p1)210。当该最有效相位脉冲波206系通常关连于具有一自该多相时钟信号204之相位零之最大延迟之脉冲波时，该最不有效相位脉冲波208系通常关连于该多相时钟信号204之相位零，该中间相位脉冲波210系包括具有介于该最不有效相位脉冲波与该最有效相位脉冲波间之一相位的离散时钟脉冲波，并且可以使用产生较少或更多之该振荡器电路200，如十六或三十二相位者。

在一开始激活时，该振荡器电路200系提供一未同步化之多相时钟信号204，该多相时钟信号204系传播至该零相再激活电路202之一输入212，该输入212包含一或多个输入终端，该零相再激活电路系加以建构以耦接该时钟信号204至一输出214，该输出204系包含复数个输出终端216，并且每一该多相时钟信号204之该时钟脉冲波206、208、210系具有至少一输出终端216。

正如之后会更进一步解释，该零相再激活电路202系相继地根据该时钟脉冲波206、208、210之相位而耦接每一该时钟脉冲波206、208、210至相对应之输出终端216，举例而言，该零相再激活电路202系于该最有效相位脉冲波之一第一周期218期间，将该最有效相位脉冲波206耦接至相对应之输出终端216，同时，该零相再激活电路202于该最不有效相位脉冲波208之一第N个周期222期间，将该最不有效相位脉冲波(脉冲波N)208耦接至相对应之输出终端216，其中N系相等于时钟脉冲波206、208、210之数目。在一实施例中，该第N个周期系立即及时接在该第一周期之后。

在一中间周期220期间，该零相再激活电路202系独立地且相继地耦接该中间相位脉冲波210至相对应之输出终端216，该中间相位脉冲波之每一系于该中间相位脉冲波210之个别连续期间系加以耦合。在一实施例中，该中间期间系及时立即跟随在该第一周期之后，第N个周期系及时立即跟随在该中间周期之后。

请参阅图3，其系显示图1之该零相再激活电路202之一例。该零相再激活电路202系包括一ASIC、一DSP、离散硬件、一处理器或其它装置。该零相再激活电路202对每一时钟脉冲波206、208、210系皆具有一相位再激活阶段300，每一再激活阶段更进一步包含时钟脉冲波输入302、一正反器(flip flop)，一逻辑闸极(logic gate)308，以及一时钟脉冲波输出310。该正反器306可以是任何具有内存能力及具有至少一输出312之适合逻辑设计，如一D型正反器、一S/R型正反器、或一J/K型正反器。该正反器306系包括至少一第一输入304以及一第二输入314，该逻辑闸极308可是任何适合多输入单输出数字逻辑之装置，如一AND炸及、一NAND炸及、一多任务器、一OR闸极、或一NOR闸极或任何上述之结合。

对每一再激活阶段300而言，相对应于该再激活阶段300之时钟脉冲波206、208、210系与该正反器306之该第二输入314以及该逻辑闸极308之一输入进行电传播，该正反器306之该输出302系电耦接至该逻辑闸极308之一输入。除了相对应于该最有效相位脉冲波p(MSB)之外，对每一再激活阶段300而言，第一输入304系电耦接至直接在该自激活阶段300之前之相对应于该时钟脉冲波206、208、210之输出302，而该相对应于该最有效相位时钟脉冲波(MSB)之再激活阶段之第一输入304系加以建构，以接收一重设输入信号(n_reset)。

在一开始激活时该n_reset信号系为”0”，设定该输出312至”0”并且设定每一再激活阶段300之该脉冲波输出310至”0”。当n_reset信号设定至”1”时，于下一该最有效相位脉冲波206之时钟信号期间，相对应于该最有效相位脉冲波p(MSB)206之该正反器306之该输出312系设定为”1”，而当该最有效相位脉冲波之输出312系设定至”1’时，该相对应之逻辑闸极308系耦接该最有效相位脉冲波206至该脉冲波输出P(MSB)310。该最有效相位脉冲波206则仍然被耦接至该脉冲波输出310，直到接收到一n_reset信号。

该最有效相位脉冲波206亦根据该时钟信号204之相位与相对应于一紧接于该最有效相位脉冲波206之脉冲波而与一再激活阶段300相互通信，在一实施例中，该中间相位脉冲波210之一再激活阶段300系直接相继于该最有效相位脉冲波206之一再激活阶段之后，而该最不有效相位脉冲波206则直接相继于该中间相位脉冲波210之后。

该最有效相位脉冲波206系当作一控制信号并经由该脉冲波输出310而传播至该中间相位再激活阶段300之该第一输入，当该最有效相位脉冲波206系设定为”1”时，则在该第一输入304，该中间相位正反器306则于该中间相位脉冲波210之下一周期期间设定该输出312至”1”；当该输出312系设定为”1”时，该相对应之中间相位逻辑闸极308系将该中间相位脉冲波210耦接至该脉冲波输出P(MSB)310。

当该中间相位脉冲波系被耦接至该相对应之脉冲波输出310时，该中间相位脉冲波210系作为一控制信号而传播至该最不有效相位再激活阶段300。为了响应，该相对应最不有效相位正反器306以及逻辑闸极308系将该最不有效相位脉冲波208耦接至该相对应于脉冲波输出310之脉冲波。该最不有效相位脉冲波208系于该最不有效相位脉冲波208之下一周期期间，被耦接至相对应之脉冲波输出310。在一实施例中，该最不有效相位脉冲波208系于该最不有效相位脉冲波之第N个周期期间，与相对应之脉冲波输出310耦接，其中，系为该时钟信号204之脉冲波数目。

在一实施例中，该中间相位再激活阶段300系相继地将多个中间相位脉冲波210耦接至该相对应之脉冲波输出310，该中间相位再激活阶段300系加以建构，以相继地于该中间相位脉冲波210之相对应周期期间，根据该脉冲波而耦接该中间相位脉冲波210。当一中间相位脉冲波210系与该相对应脉冲波输出310相耦接时，该中间相位脉冲波210系作为一控制信号而传播至一接续之正反器306。

在一实施例中，该最不有效相位再激活阶段300系直接接续该最有效相位再激活阶段300之后。当该最有效相位脉冲波系耦接至该相对应脉冲波输出310时，该最有效相位脉冲波206系作为一控制信号而传播至该最不有效相位再激活阶段300，该最有效相位脉冲波206系于该最不有效相位正反器之该第一输入304处而加以接收。为了反应，该正反器306以及相对应之逻辑闸极308系将该最不有效相位脉冲波208耦接至该相对应之脉冲波输出310。

请参阅图4，其系显示用于相继再激活一多相时钟信号之方法的流程图。该方法系包括如下步骤：接收402复数个时钟脉冲波；于一第一时钟周期期间，耦接404一最有效相位脉冲波至一最有效输出终端；于一中间时钟周期期间，耦接406一或多个中间相位脉冲波至中间输出终端；以及于一第N个时钟周期期间，耦接408一最不有效相位脉冲波至一最少中要输出终端，其中N系为所接收之时钟脉冲波之数目。

在步骤402中，该复数个所接收之时钟脉冲波，其每一系具有实质上相同之频率(周期)，每一时钟脉冲波系实质上相关于其它时钟脉冲波而有不同相位，该复数个时钟脉冲波更进一步包括一最有效相位时钟脉冲波，一最不有效相位脉冲波，以及一或多个中间相位时钟脉冲波，在一较佳实施例中，时钟脉冲波之数目为16。N可以为任何大于一之数目。

在步骤404耦接该最有效相位脉冲波期间，该做有效相位脉冲波系耦接至该最有效相位输出终端，以响应一重设信号。在一实施例中该最有效相位脉冲波则仍然耦接着，直到传播了一更进一步之重设信号。

在步骤406耦接一或多个中间相位脉冲波406期间，该中间相位脉冲波系耦接至中间输出终端，以响应该步骤404耦接该最有效相位脉冲波或在前之中间脉冲波，该中间时钟周期系立即及时跟随于该第一时钟周期之后。在一实施例中，于多个连续中间相位脉冲波系分别相继耦接至相对应之中间输出期间，该中间周期系包括多个连续时钟周期。

在步骤408耦接该最不有效信为脉冲波至该最少中要输出终端期间，该最不有效相位脉冲波系耦接至一最不有效输出，以响应耦接该中间相位时钟脉冲波其中之一。在一实施例中，该第N个时钟周期系直接及时跟随在该中间时钟周期之后。

正如到目前为止所述，则可获得一多相时钟之高速零相再激活。本案之实施例系可适用于在一PRML读/写频道设计中，连续同步化一锁相回路(PLL)之一多相时钟信号。该振荡器电路可包含一电压控制振荡器，而该振荡器系产生具有一可变频率之一多相时钟信号，该多相时钟信号系包括多个时钟脉冲波，并且每一脉冲波系相关于其它脉冲波而有不同相位，该电压控制振荡器则更进一步基于与该电压控制振荡器通信之一电压水平而变化该多相时钟系号之频率。

本案之方法并不限制于第一～四图所示之电路及上述之内容。该方法用于一多相时钟之一零相再激活之各式实施手段，只要落在本发明之范围内即可实现，一多相时钟之该零相再激活之所有组件可与在一单一集成电路半导体芯片上之PRML读/写频道进行整合，两者择一地，一些或所有根据本发明之原则之电路的组件系可于外接于一PRML读/写频道之一或多个电路中实施。

本发明所显示及描述之特定实施例系可加以修饰，因此其系成为于所附之权利要求，包括所有同义字，中涵盖所有如此之改变及修饰。

Claims (11)

1.一种集成电路，包括：

一输入，其系为了一包含复数个时钟脉冲波之多相时钟信号而加以建构，每一时钟脉冲波系有关于其它时钟脉冲波之每一而有不同的相位，其中该时钟脉冲波系包括一最有效相位时钟脉冲波以及一最不有效相位时钟脉冲波；

一输出，其系对应于该复数个时钟脉冲波的个别每一而具有复数个输出终端；以及

一零相电路，其系与该输入及该输出电耦接，并系加以建构而及时从该最有效相位时钟脉冲波至该最不有效相位时钟脉冲波，将该复数个时钟脉冲波相继耦接至该对应之输出终端。

2.如权利要求第1项所述之集成电路，其中该零相电路系加以建构，以于该时钟脉冲波之一各自周期期间，独立地将该时钟脉冲波耦接至该对应之输出终端。

3.如权利要求第2项所述之集成电路，其中该复数个时钟脉冲波系包括至少一中间相位脉冲波。

4.如权利要求第3项所述之集成电路，其中该零相位电路系响应一重置输入信号而操作。

5.如权利要求第4项所述之集成电路，其中该零相电路系包括至少一再激活级，其系用于该复数个时钟脉冲波之对应其中之一，该再激活级系加以配置以将该对应之时钟脉冲波耦接至该输出，以响应一控制信号。

6.如权利要求第5项所述之集成电路，其中该再激活级包括：

(a)一正反器(flip/flop)，其系建构以传播一控制信号；以及

(b)一逻辑闸极，其系与该正反器输出耦接，并系加以配置以将该对应之时钟脉冲波耦接至该输出，以响应该控制信号；以及

(c)该正反器系为一D型正反器以及该逻辑闸极系为一AND闸极。

7.一种用于相继再激活一多相时钟信号之方法，该方法包括下列步骤：

(a)接收复数(N)个时钟脉冲波，每一时钟脉冲波系相关于其它该复数个时钟脉冲波之每一而有不同之相位，其中该复数个时钟脉冲波系包括一最有效相位脉冲波；

(b)于一第一时钟周期期间，耦接该最有效相位脉冲波至一最有效输出终端；

(c)于步骤(b)之后，于一第N个时钟周期期间，相继地耦接该最不有效相位时钟脉冲至一最不有效输出终端，其中N系相等于时钟脉冲波之数目。

8.如权利要求第7项所述之方法，更包括：于该步骤(b)之后，于一中间时钟周期期间，相继地耦接至少一中间相位脉冲波至一中间输出终端的步骤。

9.如权利要求第8项所述之方法，更包括：于对应之中间时钟周期中，相继地耦接复数个中间相位脉冲波至一对应之中间输出终端。

10.一种于一PRML读/写频道中同步化一多相时钟信号之方法，该方法包括下列步骤：

(a)接收复数(N)个时钟脉冲波，每一时钟脉冲波系相关于其它该复数个时钟脉冲波之每一而有不同之相位；以及

(b)相继地耦接该复数个时钟脉冲波，以作为一相位功能。

11.一种计算机硬式磁盘驱动器，包括：

(a)一局部响应最大相似(partial response maximumlikelihood)读/写频道，其系具有一配置来产生复数个时钟信号之振荡器电路，该时钟信号系相关于其它时钟信号之每一而有不同之相位；

(b)复数个各自的逻辑闸极，其系与该振荡器电路相耦接，并系加以配置以将该时钟信号传递至个别的输出终端，以响应一控制信号；以及

(c)复数个各自的正反器，其系加以配置以相继地传播该控制信号，以响应一重置信号。

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