CN1286271C - 可编程高速计数器和计数高速时钟脉冲的方法 - Google Patents
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Abstract
本发明涉及一高速可编程化同步计数器及计数高速时钟脉冲的方法。高速计数器包含一时钟输入节点用以接收一时钟信号；一最低有效位计数器；一最高有效位计数器；一计数输入节点；以及一计数器输出电路。该计数器输出电路包含：一逻辑门，其具有一最低有效位输入与一第二输入，所述最低有效位输入与该最低有效位计数器输出节点耦合，而所述第二输入与该最高有效位计数器输出节点耦合，该逻辑门响应该最低有效位计数器零态与该最高有效位计数器零态而提供一逻辑信号于一门输出节点；以及一锁存器，其与该逻辑门输出节点耦合，且响应来自该逻辑门的逻辑信号而提供该时钟脉冲于该高速计数器的该计数器输出节点。由此省去大量的计数器的使用以达高速计数的目的。
Description
技术领域
本发明涉及一种可编程高速计数器和一种计数高速时钟脉冲的方法。
背景技术
电脑硬碟机已经成为电脑系统中数据储存的实际标准；由于其具有低廉的价格、高储存容量，以及高度可靠性，且其功率消耗低、数据转换速度快，以及具有较小的实体尺寸，因而能够被大量生产并广泛应用于电脑数据储存。
一般的硬碟机包含了一或多个可旋转的磁性转盘，所述转盘是装设于一环境控制外壳内部；该硬碟机具有数个读/写头，而作为磁性转盘间的介面设备；此外，该硬碟机更包含了用于读/写数据的电子组件，以及用于接合其他装置的电子组件。所述电子组件是与所述读/写头耦合，并含有接头定位控制电路，以产生或感测转盘上的电磁场。该电子组件是对自主机(例如：个人电脑)所接收的数据加以编码，并将该数据转译为磁性编码以写至所述转盘；而当使用者请求数据时，所述电子组件便定位数据的位置并感测出磁性编码，进而将所述编码转译为二进制的数字信息；亦可利用错误检查与修正的方式来精确地确认数据的储存与回复。
读/写头是借助磁通量的面积来侦测与记录所编码的数据，而该数据则是借助转盘的两邻近区域间的通量反转的存在与否而加以编码，并利用习知的峰值侦测方法来读取数据；当通量反转通过该读/写头时，可藉此方法侦测出分至读/写头的一电压峰值。然而，由于储存密度逐渐增加、低波峰振幅的需求、更佳的信号辨别率，以及更高的转盘旋转速度均将使得邻近的波峰更为靠近，因而峰值侦测方法也变得更为复杂。
目前在读/写头方面以及磁性编码的转译方法上已有许多相关发展，例如磁阻(MR)读/写头的发展。MR磁头是设计为具有较高的敏感度以及较佳的信号识别度；除此之外，亦发展了所谓的部分响应最大似然(Partial Response Maximum Likelihood，PRML)技术。PRML磁碟机的作用在于根据磁碟机电子组件中所执行的演算，来读取由磁通量反转所产生的模拟波形；PRML磁碟机并不是借助峰值搜寻的方式，而是以数字形式来对模拟波形(部分响应)进行取样，并执行进一步的信号处理技术，以决定与波形最为相似的比特模式(最大似然)；PRML技术对于磁性信号中所存在的噪声容许度较高，能够使用品质较差的转盘与读/写头，亦增加了制造产率而降低生产成本。
一般硬碟机的差异主要来自于储存单元/成本、数据转换率、功率需求，以及形状因子(物理尺寸)等因素，因而为了能够在较高的储存容量、操作速度、可靠性与功率效率中展现出成本效益，便需要致力于硬碟机组件的提升。举例而言，PRML电子组件是包含一锁相回路(PLL)，该锁相回路提供一回馈时钟信号以同步化PRML磁碟机的读取与写入操作；所述的回馈时钟信号则是电压控制振荡器(VCO)的输出时钟信号借助计数器的作用而产生；在数出了所需高速时钟脉冲的数量时，该计数器(亦可称为分配器)可借助产生一时钟脉冲而产生回馈时钟信号，因此，该计数器所提供的回馈时钟信号具有输出时钟的频率模数。
由于VCO输出时钟信号频率逐渐增加，更需要较大的计数器以使得所提供的回馈时钟信号具有所需要的VCO输出时钟信号频率的频率模数；然而，当计数器的尺寸增加时，计数器的计数速率将因此而降低，且目前所设计的计数器虽可提供较快的计数速度，但却无法加以编程。
发明内容
因此在此技术中，尚需要一种高速可程式同步计数器。
根据本发明的可编程高速计数器，其包含：一时钟输入节点，其用以接收一时钟信号；一最低有效位计数器，其与该时钟输入节点耦合，以响应该时钟信号而减少一最低有效位计数值，且提供一最低有效位零态信号于一最低有效位输出节点；一最高有效位计数器，其与该最低有效位输出节点耦合，以响应一最低有效位零计数值而减少一最高有效位计数值，且提供一最高有效位零态信号于一最高有效位输出节点；一计数输入节点，其用以接收一计数值，该计数值包含最低有效位以及最高有效位，该计数输入节点供应该最低有效位于该最低有效位计数器以预置该最低有效位计数器的一初始值，并供应该最高有效位于该最高有效位计数器以预置该最高有效位计数器的一初始值；以及一计数器输出电路，其用以响应该最低有效位零态信号与该最高有效位零态信号而提供一时钟脉冲于该高速计数器的一计数器输出节点。其中该计数器输出电路包含：一逻辑门，其具有一最低有效位输入与一第二输入，所述最低有效位输入与该最低有效位计数器输出节点耦合，而所述第二输入与该最高有效位计数器输出节点耦合，该逻辑门响应该最低有效位计数器零态与该最高有效位计数器零态而提供一逻辑信号于一门输出节点；以及一锁存器，其与该逻辑门输出节点耦合，且响应来自该逻辑门的逻辑信号而提供该时钟脉冲于该高速计数器的该计数器输出节点。
优选地，该高速计数器是作为与一硬盘驱动器的一基于PRML技术的读/写通道的锁相环的反馈回路耦合的一高速可编程同步计数器。
所揭露的高速可程式同步计数器是应用于一部分响应最大似然(PRML)读/写通道中，该计数器(亦可称为分配器)是提供于一锁相回路(PLL)的回馈电路中，该计数器是从锁相回路(PLL)的电压控制振荡器(VCO)的一输出时钟信号而产生一回馈时钟信号。
高速可程式同步计数器的一实施例是包含了一时钟输入节点、一最低有效位计数器、一最高有效位计数器、一计数输入节点，以及一计数器输出电路；该时钟输入节点是用以于一输入节点处接收一时钟信号，该时钟信号是为VCO所提供的一高速输出时钟。
该最低有效位计数器是与该时钟输入节点耦合，且该最低有效位计数器响应该时钟信号的一最低有效位计数值而执行减法计数；在该最低有效位计数器计数至一零计数值时，该最低有效位计数器更提供一信号于该最低有效位输出节点。
该最高有效位计数器是与该最低有效位的输出节点耦合，当该最低有效位计数器提供零计数值于该输出节点时，该最高有效位计数器是减少一最高有效位计数值；在该最高有效位计数器计数至一零计数值时，该最高有效位计数器亦提供一信号于该最高有效位的输出节点。
该最低有效位计数器可进而与该最高有效位输出节点耦合，当该最低有效位计数器具有一零计数值，而该最高有效位计数器具有一非零计数值时，该最低有效位计数器便重置该最低有效位计数器的一最高计数值；当该最低有效位与该最高有效位计数器具有零计数值时，则重新载入一初始值。
该计数输入节点则用以接收一个可编程至该计数器的一计数值，该计数值包含了最低有效位以及最高有效位；该计数输入节点使用该最低有效位来编程该最低有效位计数器以及使用该最高有效位来编程该最高有效位计数器的初始态。
该计数器输出节点与该最低有效位计数器与该最高有效位计数器的输出耦合，该计数器输出节点提供一时钟脉冲于一计数器输出节点，以响应该最低有效位零态信号以及该最高有效位零态信号。
根据本发明的计数高速时钟脉冲的方法，该方法包含下列步骤：接收一时钟信号；接收一计数值，其包含最低有效位以及最高有效位；使用该最低有效位来编程一最低有效位计数器以及使用该最高有效位来编程一最高有效位计数器；该最低有效位计数器响应该时钟信号作减法计数，当该最低有效位计数器具有一零值时，产生一个最低有效位零计数信号；该最高有效位计数器响应该最低有效位零计数信号作减法计数，当该最高有效位计数器具有一零值时，产生一最高有效位零计数信号；响应该最低有效位零计数信号以及该最高有效位零计数信号而产生一输出信号；以及利用一计数器输出电路来提供该输出信号。其中该计数器输出电路包含：一逻辑门，其具有一最低有效位输入与一第二输入，所述最低有效位输入与该最低有效位计数器输出节点耦合，而所述第二输入与该最高有效位计数器输出节点耦合，该逻辑门响应该最低有效位计数器零态与该最高有效位计数器零态而提供一逻辑信号于一门输出节点；以及一锁存器，其与该逻辑门输出节点耦合，且响应来自该逻辑门的逻辑信号而提供该时钟脉冲于该高速计数器的该计数器输出节点。
所提供的上述发明简介仅为举例说明，而不应将其限制为定义本发明范畴。本发明其他目的与优点将于下列说明中叙述，对熟悉本技艺的人士来说，本发明所图示说明的实施例以及本发明的其他实施例的不同组合以及修饰也许是显而易见的。
附图说明
图1A为一方块图，其描述了与一主机装置耦合的一硬碟机实施例；
图1B为一方块图，其描述了硬碟机所使用的读/写通道；
图2为一方块图，其描述了一读/写通道锁相回路的一实施例；
图3为一锁相回路的高速可编程同步计数器的方块图；
图4为一高速可编程同步计数器的状态图；
图5为一方块图，其说明了高速可编程同步计数器的一最低有效位计数器组件；
图6为一方块图，其说明了高速可编程同步计数器的一最高有效位计数器组件；
图7为最低有效位计数器的逻辑电路示意图；
图8为最高有效位计数器的逻辑电路示意图；
图9为用以计数高速时钟脉冲的方法的一实施例流程图。
具体实施方式
此处所说明的实施例是关于一部分响应最大相似性(PRML)读/写通道，该读/写通道是与一硬碟机的读/写头耦合。在此所使用的用词″耦合″是表示直接连接或是经由一或多个中间组件而间接连接；所述中间组件可包含硬体或软体基础组件。读/写通道将来自主机的数字数据转化成电子脉冲，以控制一读/写头对数据进行磁性读取或将数据记录至硬碟机中。在读取操作期间，读/写通道接收一借助读取头所感测的模拟波形，并将该波形转化为数字数据而储存于硬碟机中。
所说明的实施例提供了一高速可编程同步计数器(高速计数器)，以使用于一PRML读/写通道的锁相回路(PLL)中。该高速计数器是由一电压控制振荡器(VCO)所产生的一高速输出时钟，而产生一时钟信号。在一计数器输入节点接收到VCO输出时钟信号的已编程脉冲数量时，该时钟信号是借助于计数器输出节点所产生的一时钟信号脉冲而产生；因此，该高速计数器提供了一时钟信号，该时钟信号具有VCO输出时钟信号的一频率模数。
该高速计数器可编程以产生一具有所需VCO输出时钟信号频率模数的时钟信号；该时钟信号可使用于一PLL回馈电路中，以控制VCO输出时钟信号的频率。例如，若该VCO输出时钟信号所需的频率为一参考时钟信号频率的20倍时，该计数器是以一计数值20而被编程；由于该计数值为20，因此该高速计数器在每20个VCO输出时钟信号脉冲便会产生一个时钟信号脉冲。所收集的所述时钟信号脉冲将形成一回馈时钟信号。对该回馈时钟信号与该参考时钟信号进行比较并调整该VCO，以提供一VCO输出时钟信号，其是为参考时钟信号的20倍。举例而言，当该参考时钟信号具有的频率为40MHz时，该VCO输出时钟信号将同步化为该参考时钟信号频率的20倍，而具有800MHz的频率。
本发明的实施例将借助伴随的参考附图图1至图9而加以详细说明。请参阅图1A，其是为与一主机112所耦合的一硬碟机100方块图；为使附图更加清晰，图中并未显示某些组件，例如一伺服/致动器马达控制。该硬碟机100包含磁性表面与轴心马达102、读/写头与致动器组件104、前置放大器106，读/写通道108，以及控制器110。该前置放大器106是经由介面114、116而与该读/写通道108耦合；该控制器110是经由介面118、120而与读/写通道108交界。
为了从该硬碟机100读取数据，该主机112提供一位置识别器以辨别磁碟机上的数据位置，如一圆柱以及扇形位址。该控制器110接收此位址并决定转盘102上数据的物理位置；接著，该控制器110将读/写头移动至适合的位置，以旋转数据使其接近读/写头104；当数据旋转时，读/写头104感测通量反转的存在与否，而产生一束的模拟信号数据。此数据经前置放大器106放大后，经由介面114而传送至读/写通道108。正如下述说明，该读/写通道接收了被前置放大器106所放大的模拟波形，并将此波形解码为所代表的二进制数字数据；接著，此二进制数字数据经由介面118而通过控制器110。控制器110以主机112而与该硬碟机100交界，并具有额外的功能(例如快取或错误侦测/修正功能)，以增加操作速度及/或硬碟机100的可靠性。
在执行写入操作时，主机112是提供该控制器110所欲写入的二进制数字数据位置(如圆柱以及扇形位址)；该控制器110将读/写头104移动至一设计的位置，并将所欲写入的二进制数字数据经由介面120而传送至读/写通道108。该读/写通道108接收了二进制数字数据，并将其编码而产生用以驱动读/写头104的一模拟信号，以将适当的磁通量反转分配至磁性转盘102上，作为二进制数字数据。所述信号是经由介面116而传送至前置放大器106，以驱动所述读/写头104。
请参阅图1B，其说明了支持部分响应最大似然性(PRML)编码技术的读/写通道108的一实施例，该读/写通道108使用于如图1A的硬碟机100；为使附图更加清晰，某些组件已被省略。该读/写通道108可借助晶体管而以集成电路方式执行，其采用了互补型金属氧化物半导体(CMOS)制程而使该晶体管具有0.18微米的有效通道长度；亦可使用其他的制程技术与特徵尺寸，且此处所揭露的电路系统亦可进一步整合于其他含有硬碟机电子组件的电路系统中，例如硬碟机控制器逻辑电路。如所述的读/写通道108是在转盘102上将数据于二进制数字数据与表示磁通量的模拟信号之间作转化。读/写通道108被分为两个主要部分，即读取路径156以及写入路径158。
该写入路径158包含了一平行序列行转换器144、一游程长度受限编码器(RLL)146、一奇偶校验编码器148、一写入预补偿电路150，以及一驱动器电路152。该平行序列行转换器144是经由介面120而从主机112一次接收8位数据，转换器144序列化输入数据，并传送一序列位流至该RLL编码器146；该RLL编码器146是根据一游程长度限制演算而对该序列位流进行编码，使其成为符号二进制序列而记录于转盘102上。该RLL编码器实施例中，可使用一32/33位符号码来确定通量反转是被适当地隔开且没有记录无通量反转的长游程数据。接著，经RLL编码的数据是被传送至该奇偶校验编码器148，且该奇偶校验编码器148是将一奇偶校验位加至该数据中。在该奇偶校验编码器148的实施例中，由于所记录数据磁性特性的原因，而使用奇同位来确定长游程的0与1并未被记录。经奇偶校验编码的所述数据可依序以一模拟信号的方式被处理，而非以一数字信号的方式而被处理。该模拟信号被传送至一写入预补偿电路150，其是对位流的脉冲宽度进行动态调整以说明记录程序中的磁场畸变。经调整的模拟信号被传送至一驱动器电路152，其经由介面116而将信号驱动至该前置放大器106，以进一步驱动读/写头104而记录数据。在一驱动器电路152的实施例中，其包含了一拟似发射器耦合逻辑(PECL)驱动器电路，以产生一差动型信号输出至该前置放大器106。
该读取路径156则包含了一衰减电路/输入阻抗122、一可变增益放大器(VGA)124、一磁阻非对称线性器(MRA)126、一连续时间滤波器(CTF)128、一缓冲器130，一模拟数字转换器(ADC)132、一有限脉冲回应(FIR)滤波器134、一内插时钟恢复(ITR)电路136、一Vertibi演算侦测器138、一奇偶校验侦测器140，以及一游程长度受限(RLL)解码器142。借助读/写头104从转盘102所感测到的经放大的磁性信号则经由介面114而由读/写通道118接收。代表所感测的磁信号的模拟信号波形是首先通过该输入阻抗122，其是一用以衰减该信号并识别任何输入阻抗的开关电路。接著，经衰减的该信号是被传送至VGA 124，该VGA 124放大该信号。经放大的信号接著被传送至MRA 126，该MRA 126是用以调整任何在记录程序中所造成的畸变信号。实质上，该MRA 126在写入路径158中是用以执行写入预补偿电路150的相反功能。按著，该信号通过CTF 128以滤出杂讯，该CTF 128实质上可为一低通滤波器。接著，经滤波的信号是经由缓冲器130而被传送至ADC 132，该缓冲器130是对模拟信号进行取样，并将其转化为一数字信号。接著，该数字信号是被传送至一FIR滤波器134，并接著再被传送至时钟恢复电路136。
该时钟恢复电路136可于一回馈方向上连接(图中未示)至该FIR滤波器134、该MRA 126，以及该VGA 124，以根据所接收的信号来调整所述电路，并提供时钟补偿；在FIR过滤器134的一实施例中，其可为一10一分支FIR过滤器。数字信号被传送至该Viterbi演算侦测器138，该Viterbi演算侦测器138利用数字信号处理技术而决定数字信号所表示的二进制比特模式；在该Viterbi演算侦测器138的一实施例中，则是使用一32状态Viterbi处理器。接著，数字信号所表示的二进制数据是被传送至用以移除奇偶校验位的该奇偶校验侦测器140，且接著传送到RLL解码器142。该RLL解码器142将二进制的RLL编码符号转译为实际的二进制数据，此数据接著经由介面118而被传送到控制器110。
该读/写通道108更包含一含有锁相回路(PLL)的时钟合成器154。请参阅图2，其说明了含有一高速可编程同步计数器(计数器)210的PLL电路200的一实施例。该PLL包括一相位侦测器202、一电荷泵204、一回路滤波器206、一电压控制振荡器(VCO)208，以及位于该VCO 208与该相位侦测器202间的回馈回路中的该计数器210。
该相位侦测器202对两输入信号进行比较，以决定所述输入信号间的一延迟，并针对该延迟而于一输出处产生控制信号。该相位侦测器202的输出可与该电荷泵204耦合，该电荷泵204响应该相位侦测器202的所述控制信号，而提供正或负电流，以对位于一回路滤波节点220上的该回路滤波器206分别进行充电或放电；该回路滤波器206是于该回路滤器波节点220处维持一电压。该VCO 208是与该回路滤波器节点220耦合，而响应该回路滤波器节点220电压而在输出时钟节点222上产生一VCO输出时钟信号于；该VCO 208是根据该回路滤波器节点220的电压，而改变该VCO输出时钟信号的频率。
该电荷泵204可为任何传统设计形式，其用以提供电流至一回路滤波器节点；该电荷泵204可包括一上电流源224，其是于该回路滤波器节点220处选择性地与该回路滤波器206耦合；该电荷泵204更可包含一下电流源226，其是于该回路滤波器节点220处选择性地与该回路滤波器206耦合。在一实施例中，则采用如2001年5月15日由Michael A，Ruegg等人申请的″LOW VOLTAGE CHARGE PUMP FOR PHASE LOCKED LOOP″中所描述的电荷泵，其整体并入此处以作参考。
该电荷泵204更包含一偏移抵销电路，以消除来自该相位侦测器202以及该电荷泵204的偏移量。在一实施例中，则采用如2001年5月25日由Michael A.Ruegg等人申请的″OFFSET CANCELLATION OF CHARGEPUMP BASED PHASE DETECTOR″中所描述的偏移抵销电路，其完全并入此处以作参考。
该回路滤波器206与该电荷泵204以及该VCO 208耦合于该回路滤波器节点220处；该回路滤波器206可为一传统的低通滤波器，其包含电容元件与阻抗元件(图中未示)。该回路滤波器206可根据所提供至该回路滤波器节点220的电流，而维持该回路滤波节点220的电压。
该VCO 208可与该回路滤波器206耦合于该回路滤波器节点220处；该VCO 208产生一VCO输出时钟信号于一输出节点222处。该VCO输出时钟信号则用于PRML硬碟机中，以同步化读取与写入的操作。
该计数器210可与该输出时钟节点222耦合。VCO输出时钟信号是由该高速计数器210输入接收；该计数器210借助计数VCO输出计数信号的脉冲而产生一回馈计数信号，并对相继输出的时钟脉冲的可编程数量提供一回馈计数脉冲。该计数器是提供该回馈时钟脉冲于一计数器输出节点228处。举例而言，当输出时钟节点222处的VCO输出时钟信号的频率为800MHz而该计数器210是编程为计数20个输出时钟脉冲时，该计数器210将针对每20个输出时钟脉冲提供一输出时钟脉冲；因此，该回馈时钟信号的频率是为40MHz，其为该VCO输出时钟信号的1/20。
该相位侦测器202控制该电荷泵204以对该回路滤波器节点238处的电位进行充电或放电；该相位侦测器202包含一第一相位侦测器输入230与一第二相位侦测器输入232。该相位侦测器202是根据在该第一输入230与该第二输入232的输入信号间的延迟，而决定是否对该回路滤波器206进行充电或放电。在一传统PLL电路中，则是提供一参考信号于该第一相位侦测输入230，而提供一回馈时钟信号至该第二相位侦测器输入232，该相位侦测器202对回馈时钟信号的间的延迟进行比较，并控制该电荷泵204对该回路滤波器206进行放电或充电。该回路滤波器节点220的电位是被调整，以将回馈时钟的上升边缘与参考时钟信号的上升边缘同步化。
请参阅图3，其说明了一高速可编程同步计数器(高速计数器)210的一实施例；该计数器210具有一计数值输入节点312、一时钟输入节点314，以及一输出节点320。该计数器210是以该计数值输入节点312所提供的一计数值N而加以编程，该计数值N指定一数量，该VCO输出时钟信号是借助该数量而被分配，以产生回馈时钟信号；该计数值N是借助多重比特而以二进制形式表现，该多重比特包含了最低有效位a<2:0>以及多重最高有效位a<5:3>。
于该时钟输入节点314处提供有一时钟信号，该时钟信号是为该VCO208的一输出时钟信号。该计数器210是用以产生各相继N个脉冲的回馈时钟信号脉冲于该输出节点320处，其中所述相继N个脉冲是于该时钟输入节点314处所提供。因此，该计数器210产生的回馈时钟信号所具有的频率为时钟输入节点314时钟信号频率的1/N。
该计数器210包含一最低有效位计数器(LSB计数器)302、一最高有效位计数器(MSB)304，以及一输出电路306。在计数值输入节点312所接收的最低有效位a<2:0>是被提供至该LSB计数器302；同样的，在该计数值输入节点312所接收的最高有效位a<5:3>则被提供至该MSB计数器304。该LSB计数器302以及该MSB计数器304是为并联连接且具有可编程的连续计数状态，该LSB计数器302被编程为与该最低有效位a<2:0>相关的一初始计数状态，而该MSB则被编程为与最高有效位相关的一初始状态。
该LSB计数器302是将该最低有效位计数状态从一初始状态减少到一零计数状态；对于每一时钟信号的脉冲而言，该LSB计数器302所减少的是一个单一计数状态。当该LSB计数器302具有一零计数状态时，该LSB计数器将于LSB输出节点316处产生一零态信号″1hit″；而当该LSB计数器具有一非零状态时，该LSB计数器将于LSB输出节点316处产生一非零状态信号″n_1hit″。举例而言，当最低有效位a<2:0>具有一计数值″3″时，该LSB计数器302被编程为与″3″相关的初始状态，而在该时钟输入节点314所接收的每一相继时钟脉冲期间，该LSB计数器302则减少一单一状态；在3个时钟信号脉冲之后，该LSB计数器302将具有一零态，此时，该LSB计数器302将于该LSB输出节点316处产生一零态信号″1hit″。
该MSB计数器304是与该LSB输出节点316耦合；该MSB计数器304是用以将最高有效位计数状态从初始状态减少到一零计数状态；对于每一时钟信号的脉冲而言，该MSB计数器304可决定是否要减少一个后续的MSB计数器状态。当该LSB计数器302于该LSB输出节点316处产生零态信号″1hit″时，该MSB计数器304是于一时钟脉冲期间减少一单一状态；而当该LSB计数器于该LSB输出节点316处产生非零状态信号″n_1hit″时，该MSB计数器304并不会在时钟脉冲信号期间改变该MSB计数器的状态。当该MSB计数器304具有一零计数状态时，该MSB计数器304将于一MSB输出节点318处产生一零态信号″mhit″；而当该MSB计数器具有一非零状态时，该MSB计数器则于该MSB输出节点318处产生一非零信号″n_mhit″。
在一实施例中，该LSB计数器302是与该MSB计数器输出节点318耦合。当该LSB计数器302于该MSB输出节点处具有一零态而该MSB计数器304于该MSB输出节点处具有一非零状态信号″n_mhit″时，该LSB计数器302是于一时钟脉冲期间将该LSB计数状态重置为一最高状态；而在后续的时钟脉冲期间中，该LSB计数器302是将LSB计数器状态减少至一零态。当该LSB计数器302与该MSB计数器304各具有一零计数状态时，该LSB计数器302是被编程为具有最低有效位a<2:0>的初始状态；同样的，当该LSB计数器302与该MSB计数器302各具有一零计数状态时，该MSB计数器304是被编程为具有最高有效位a<5:3>的一初始状态。该LSB计数器302的零计数状态是借助侦测该LSB计数输出节点316所产生的零计数信号″1hit″而决定，而该MSB计数器304的零计数状态是借助侦测该MSB计数器输出节点318所产生的零计数信号″mhit″而决定。
该时钟输入节点314所提供的时钟信号是具有一可变频率，在一实施例中，该时钟信号具有的最大频率为2.5GHz。该计数器210是至少为一个6位的同步计数器，该同步计数器具有一个与3位同步LSB计数器302同步化的3位同步MSB计数器304。举例而言，在其他的实施例中，则可使用一个8位计数器，其具有两个4位同步计数器；或是使用一具有一个3位计数器以及一个4位计数器的7位计数器。
该输出电路306用以对输出节点320的回馈时钟脉冲进行锁存器；当该MSB计数器304产生一零态信号″mhit″而该LSB计数器302产生一零态信号″1hit″时，该输出电路306将提供回馈时钟脉冲。该输出电路306是包含一门308以及一锁存器310；该门308是与该输出节点316、318耦合。当″mhit″与″1hit″具有一逻辑值″1″时，该门308将提供一信号至该锁存器310，该锁存器310将响应而产生一时钟脉冲至该输出节点320。在一实施例中，该门308是一逻辑AND门，而该锁存器310是为一D型触发器；该输出电路306是可结合该逻辑门308以及该锁存器310的任一而实施。举例而言，该门308可为任何形式的多重输入、一单输出逻辑门(例如OR门、NAND门、NOR门或XOR门)，或是一多工器；同样的，该锁存器310，是为任何形式的触发器，例如一S/R型触发器，或是一J/K型触发器。
请参阅图4，其是说明一具有两个3位计数器的6位计数器状态图400的一实施例。该状态图是包含了一LSB计数器状态图402与一MSB计数器状态图404。该LSB计数器状态图402包含一计数电路中的LSB计数器302状态图406，以及该LSB计数器302的输出信号状态图408。该MSB计数器状态图404包含MSB计数器304的计数电路状态图410，以及该MSB计数器304的输出信号状态图412。该状态图402与404说明了该6位高速同位计数器210的每一个3位计数器的操作。计数状态的状态图406与410则分别说明了该LSB计数器302的计数状态与该MSB计数器304的计数状态正在减少。该状态图408与412则分别说明了切换该LSB计数器302的输出信号″1hit″与该MSB计数器304的输出信号″mhit″。
请参阅图5，其是为可操作于如图4所示的状态图402的一3位LSB计数器302的实施例方块图。该LSB计数器302包含一LSB零态电路502，以及一LSB计数电路504。该LSB计数器302更包括一解码器512；该解码器512是与该计数值输入节点312耦合；该解码器是用以接收最低有效位a<2:0>。在一实施例中，该解码器512是用以将该LSB计数器302编程为与最低有效位a<2:0>关联的一初始状态。当该LSB计数器302是根据一格雷码而连续衰减时，该解码器便将最低有效位a<2:0>转化为相符的格雷码值，而将该LSB计数器302编程为与经格雷码化的最低有效位a<2:0>相关的初始状态。
该LSB计数电路504用以产生一最低有效位的计数值；该LSB计数电路504包含一个对应于各该最低有效位a<2:0>的LSB衰减电路508；该LSB衰减电路506具有一位输入b0、b1与b2以及一位值输出d0、d1与d2。该衰减电路506是具有一LSB计数器逻辑电路508与一锁存器510；而该锁存器510的输入是与该LSB计数器逻辑电路508的一输出耦合，该锁存器510的输出则提供所述位值d0、d1与d2。较佳的是，该锁存器510为一D型触发器；该锁存器510可为具有一数据储存状态的任何形式的数字触发器，例如J/K型触发器或是S/R型触发器。
借助设定各锁存器510状态为该解码器512所提供的对应值b0、b1与b2，可对该LSB计数器302的初始状态进行编程；对各时钟脉冲而言，该LSB计数电路504减少了最低有效位计数值。该LSB计数器逻辑电路508是根据计数器所输出的″mhit″、″1hit″、″n_mhit″与″n_1hit″，以及计数器逻辑电路508输入所输出的d0、d1与d2，来决定对应于该锁存器510的下一个状态，且该LSB计数器逻辑电路508亦产生一个与该锁存器510下一个状态对应的信号，而该锁存器510则提供此一下一个状态于输出d0、d1与d2处。所述输出d0、d1与d2则共同提供了该LSB计数器302状态的计数值。
LSB零态电路502是根据如图4的输出信号状态图408而产生零态输出″1hit″；该LSB零态电路502包含一逻辑开关516以及与所述逻辑开关耦合的一锁存器514。该逻辑开关516是为具有互补型金属氧化物半导体(CMOS)的晶体管；CMOS晶体管是用以决定该LSB计数器302的零态。该逻辑开关516是在该LSB计数器302零态之前的时钟脉冲期间决定该LSB计数器302的零态。当该LSB计数器302具有一零态时，该逻辑开关516是于一时钟脉冲期间改变该锁存器514的状态以提供零态信号″1hit″。在一实施例中，该锁存器514是为一D型触发器，且该锁存器514是为具有一数据储存状态的任何形式的数字触发器，例如：J/K型触发器或是S/R型触发器。
请参阅图6，其是为可操作于如图4所示的状态图404的一3位LSB计数器304的实施例方块图；该MSB计数器304包括一MSB零态电路602与一MSB计数电路604；该MSB计数器304更包含一解码器612，而该解码器612是与计数值输入节点312耦合，用以接收最高有效位a<5:3>。在一实施例中，该解码器612是将该MSB计数器304编程为与最低有效位a<5:3>相关的初始状态。当该MSB计数器304根据一格雷码而衰减时，该解码器则转化该最高有效位以对应该格雷码值。该解码器612是将该MSB计数器304编程为一与经格雷码化的最高有效位a<5:3>相关的初始状态。
该MSB计数电路604是用以产生一最高有效位计数值，该MSB计数电路604包含一对应于各该最高有效位a<5:3>的MSB衰减电路608。该MSB衰减电路606具有一位输入b3、b4与b5，以及一位值输出d3、d4与d5。该衰减电路606具有一MSB计数器逻辑电路608与一锁存器610，而该锁存器610的一输入是与该MSB计数器逻辑电路608的一输出耦合。该锁存器610的一输出提供位值d3、d4与d5。较佳的是，该锁存器610是为一D型触发器，且该锁存器610可为具有一数据储存状态的任何形式的数字触发器，例如J/K型触发器或是S/R型触发器。
借助设定各锁存器610状态为该解码器612所提供的对应值b3、b4与b5，可对该MSB计数器304的初始状态进行编程；当该LSB计数器302提供零计数信号于输出节点316时，该MSB计数电路604则减少了最低有效位计数值。该MSB计数器逻辑电路608是根据计数器所输出的″mhit″、″1hit″、″n_mhit″与″n_1hit″，以及计数器逻辑电路608输入所输出的d3、d4与d5，来决定对应于该锁存器610的下一个状态，且该MSB计数器逻辑电路608亦产生一个与该锁存器610下一个状态对应的信号，而该锁存器510则提供此一下一个状态于输出d3、d4与d5处。所述输出d3、d4与d5则共同提供了该MSB计数器304状态的计数值。
MSB零态电路602是根据如图4的输出信号状态图410而产生零态输出″mhit″；该MSB零态电路602包含一逻辑开关616以及与所述逻辑开关耦合的一锁存器614。该逻辑开关616是为具CMOS晶体管，以决定该MSB计数器304的零态。该逻辑开关616是在该MSB计数器304零态之前的时钟脉冲期间决定该MSB计数器304的零态。当该MSB计数器304具有一零态时，该逻辑开关616于一时钟脉冲期间改变该锁存器614的状态以提供零态信号″mhit″。在一实施例中，该锁存器614为一D型触发器，且该锁存器614是为具有一数据储存状态的任何形式的数字触发器，例如：J/K型触发器或是S/R型触发器。
请参阅图7，其说明了该LSB计数器逻辑电路508的一实施例。该LSB计数器逻辑电路508是借助在具有一或多个PMOS晶体管与一或多NMOS晶体管的一CMOS装置中所配置的晶体管而实施。在一实施例中，该PMOS晶体管作为一上拉元件而该NMOS晶体管是作为该LSB计数器逻辑电路输出的逻辑开关；而在另一实施例中，该PMOS晶体管则作为一上拉电阻性元件。
请参阅图8，其说明了MSB计数器逻辑电路608的一实施例。该MSB计数器逻辑电路608是借助在具有一或多个PMOS晶体管与一或多NMOS晶体管的一CMOS装置中所配置的晶体管而实施。在一实施例中，该PMOS晶体管是作为一上拉元件而该NMOS晶体管是作为该MSB计数器逻辑电路输出的逻辑开关；而在另一实施例中，该PMOS晶体管则作为一上拉电阻性元件。
此处所述的CMOS晶体管最好是操作于一个低于2.0V的供应电压。在一实施例中，该CMOS晶体管所具有的一通道长度是少于0.18微米，且于小于1.8V的供应电压中操作。
请参阅图9，其说明了用以计数高速时钟脉冲的一方法900流程图。该方法包含的步骤为：902接收一时钟信号、904接收一计数值、906编程一LSB计数器与一MSB计数器、908该LSB计数器响应该时钟信号而作减法计数、910该MSB计数器响应一最低有效位计数器零计数信号而作减法计数、以及912产生一输出信号以响应该最低有效位零计数信号与一最高有效位零计数信号。
在步骤904中，接收一计数值的动作包含了接收最低有效位与最高有效位；该最低有效位与该最高有效位将共同表示高速计数器的计数值。
在步骤906中，编程的动作包含了以最低有效位编程该LSB计数器，以及以最高有效位编程该MSB计数器；编程该LSB计数器以及MSB计数器是将该LSB计数器与该MSB计数器设定为一初始状态。
在步骤908中，LSB计数器作减法计数的动作是包含了在LSB计数器具有一零态时，产生一最低有效位零计数信号；同样的，MSB计数器作减法计数的动作包含了在该最高有效位计数器具有一零态时，产生一最高有效位零计数信号。该最低有效位零计数信号被提供于一LSB计数器的输出节点，而该最高有效位计数信号则被提供于LSB计数器的一输出节点。
不同的实施方式亦可实行于本发明范畴中，而获得能够从一高速时钟信号产生一回馈计数信号的一高速可编程同步计数器。本发明的实施例可应用于PRML硬碟机读/写通道的高速可编程同步计数器；特别是，该高速可编程同步计数器亦可作为一锁相回路的回馈电路中的组件。
高速可编程同步计数器的所有组件皆可与读/写通道共同整合于一独立的集成电路半导体晶片上，或是该计数器电路的某些或全部组件亦可于读/写通道外部的一或多个集成电路中实施。
本发明的特定实施例已于上述说明中加以描述，本发明得由熟悉技艺的人任施匠思而为诸般修饰，然不脱如附权利要求所欲保护者。
Claims (31)
1.一种可编程高速计数器，其包含：
一时钟输入节点，其用以接收一时钟信号；
一最低有效位计数器，其与该时钟输入节点耦合，以响应该时钟信号而减少一最低有效位计数值，且提供一最低有效位零态信号于一最低有效位输出节点；
一最高有效位计数器，其与该最低有效位输出节点耦合，以响应一最低有效位零计数值而减少一最高有效位计数值，且提供一最高有效位零态信号于一最高有效位输出节点；
一计数输入节点，其用以接收一计数值，该计数值包含最低有效位以及最高有效位，该计数输入节点供应该最低有效位于该最低有效位计数器以预置该最低有效位计数器的一初始值，并供应该最高有效位于该最高有效位计数器以预置该最高有效位计数器的一初始值；以及
一计数器输出电路，其用以响应该最低有效位零态信号与该最高有效位零态信号而提供一时钟脉冲于该高速计数器的一计数器输出节点，
其中该计数器输出电路包含：
一逻辑门，其具有一最低有效位输入与一第二输入，所述最低有效位输入与该最低有效位计数器输出节点耦合，而所述第二输入与该最高有效位计数器输出节点耦合，该逻辑门响应该最低有效位计数器零态与该最高有效位计数器零态而提供一逻辑信号于一门输出节点；以及
一锁存器，其与该逻辑门输出节点耦合，且响应来自该逻辑门的逻辑信号而提供该时钟脉冲于该高速计数器的该计数器输出节点。
2.根据权利要求第1项所述的高速计数器，其中该最低有效的位计数器与该最高有效位输出节点耦合，该最低有效位计数器响应该最低有效位零态信号以及一最高有效位非零计数信号而重置该最低有效位计数值。
3.根据权利要求第2项所述的高速计数器，其中该最低有效位计数器包含：
一最低有效位计数电路，其用以产生一最低有效位计数值并响应于该时钟信号而减少该最低有效位计数值；以及
一最低有效位零态电路，其与该最低有效位计数电路耦合，并在该最低有效位计数电路产生一零计数值时提供该最低有效位零态信号于该最低有效位输出节点。
4.根据权利要求第3项所述的高速计数器，其中该最低有效位计数电路包含与所述最低有效位的每一位对应的一最低有效位减法电路。
5.根据权利要求第4项所述的高速计数器，其中每一最低有效位减法电路包含：
一最低有效位逻辑电路，以决定一随后的最低有效位值；以及
一最低有效位锁存器，以将该最低有效位值耦合至一最低有效位值输出。
6.根据权利要求第5项所述的高速计数器，其中该最低有效位计数器包含一数字同步3-位计数器。
7.根据权利要求第6项所述的高速计数器，其中该最低有效位计数器是根据一格雷码而减少该最低有效位计数值。
8.根据权利要求第7项所述的高速计数器，其中该最低有效位逻辑电路包含配置在一CMOS装置中的一或多个PMOS晶体管以及一或多个NMOS晶体管。
9.根据权利要求第8项所述的高速计数器，其中该PMOS晶体管被作为上拉装置。
10.根据权利要求第1项所述的高速计数器，其中该时钟脉冲信号包含该时钟信号的一周期性单一时钟脉冲，该周期性单一时钟脉冲的频率介于100MHz与2.5GHz之间。
11.根据权利要求第2项所述的高速计数器，其中该最高有效位计数器响应该最低有效位零计数而减少该最高有效位计数值。
12.根据权利要求第11项所述的高速计数器，其中该最高有效位计数器包含：
一最高有效位计数电路，其产生一最高有效位计数值并响应该时钟信号而减少该最高有效计数值；以及
一最高有效位零态电路，其与该最高有效位减法电路耦合，并在该最高有效位减法电路产生一零计数值时，提供该最高有效位零态信号于该最高有效位输出节点上。
13.根据权利要求第12项所述的高速计数器，其中该最高有效位计数电路包含与该最高有效位的每一位对应的一最高有效位减法电路。
14.根据权利要求第13项所述的高速计数器，其中每一最高有效位减法电路包含：
一最高有效位逻辑电路。其决定一个随后的最高有效位值；以及
一最高有效位锁存器，其将该最高有效位值耦合到一最高有效位值输出。
15.根据权利要求第14项所述的高速计数器，其中该最高有效位计数器包含一数字同步3-位计数器。
16.根据权利要求第15项所述的高速计数器，其中该最高有效位计数器系是根据一格雷码而减少该最高有效位计数值。
17.根据权利要求第16项所述的高速计数器，其中该最低有效位逻辑电路包含配置在一CMOS装置中的一或多个PMOS晶体管以及一或多个NMOS晶体管。
18.根据权利要求第17项所述的高速计数器，其中该PMOS晶体管系被作为上拉装置。
19.根据权利要求第18项所述的高速计数器，其中该计数器输出电路包含：
一逻辑门，其具有一最低有效位输入与一第二输入，所述最低有效位输入与该最低有效位计数器输出节点耦合，而所述第二输入与该最高有效位计数器输出节点耦合，该逻辑门响应该最低有效位计数器零态与该最高有效位计数器零态而提供一逻辑信号于一门输出节点；以及
一锁存器，其与该逻辑门输出节点耦合且响应来自该逻辑门的逻辑信号而提供该时钟脉冲于该高速计数器的该计数器输出节点。
20.根据权利要求第21项所述的高速计数器，其中该时钟脉冲信号包含该时钟信号的一周期性单一时钟脉冲，该周期性单一时钟脉冲的频率介于100MHz与2.5GHz之间。
21.根据权利要求第1项所述的高速计数器，其中该高速计数器是作为与一硬盘驱动器的一基于PRML技术的读/写通道的锁相环的反馈回路耦合的一高速可编程同步计数器。
22.根据权利要求第21项所述的高速计数器，其中该高速可编程同步计数器包含：
一时钟输入电路，用以接收一时钟信号于一时钟输入节点上；
一最低有效位计数器，其与该时钟输入节点耦合且响应该时钟信号而减少一最低有效位计数值，并提供一最低有效位零态信号于一最低有效位输出节点；
一最高有效位计数器，其与该最低有效位输出节点耦合且响应该最低有效位零计数值而减少一最高有效位计数值，并提供一最高有效位零态信号于一最高有效位输出节点；
一计数输入电路，其用以接收一计数值，该计数值包含最低有效位以及最高有效位，该计数输入电路以该最低有效位来编程该最低有效位计数器，以及以该最高有效位来编程该最高有效位计数器；以及
一计数器输出电路，其响应该最低有效位零态信号以及该最高有效位零态信号而提供一时钟脉冲于一计数器输出节点。
23.根据权利要求第22项所述的高速计数器，其中该最低有效位计数器与该最高有效位输出节点耦合，该最低有效位计数器是用以响应该最低有效位零态信号以及一最高有效位非零计数信号而重置该最低有效位计数值。
24.根据权利要求第23项所述的高速计数器，其中该最低有效位计数器包含：
一最低有效位计数电路，其用以产生一最低有效位计数值并响应该时钟信号而减少该最低有效位计数值；以及
一最低有效位零态电路，其与该最低有效位减法电路耦合，且在该最低有效位减法电路产生一零计数值时提供该最低有效位零态信号于该最低有效位输出节点上。
25.根据权利要求第24项所述的高速计数器，其中该最高有效位计数器包含：
一最高有效位计数电路，其用以产生一最高有效位计数值并响应该时钟信号而减少该最高有效位计数值；以及
一最高有效位零态电路，其与该最高有效位减法电路耦合，并在该最高有效位减法电路产生一零计数值时提供该最高有效位零态信号于该最高有效位输出节点上。
26.根据权利要求第25项所述的高速计数器，其中该最低有效位逻辑计数器以及最高有效位计数器包含在一CMOS装置中的一PMOS晶体管，该PMOS晶体管被作为上拉装置。
27.一种计数高速时钟脉冲的方法，该方法包含下列步骤：
接收一时钟信号；
接收一计数值，其包含最低有效位以及最高有效位；
使用该最低有效位来编程一最低有效位计数器以及使用该最高有效位来编程一最高有效位计数器；
该最低有效位计数器响应该时钟信号作减法计数，当该最低有效位计数器具有一零值时，产生一个最低有效位零计数信号；
该最高有效位计数器响应该最低有效位零计数信号作减法计数，当该最高有效位计数器具有一零值时，产生一最高有效位零计数信号；
响应该最低有效位零计数信号以及该最高有效位零计数信号而产生一输出信号；以及
利用一计数器输出电路来提供该输出信号，其中该计数器输出电路包含：
一逻辑门，其具有一最低有效位输入与一第二输入，所述最低有效位输入与该最低有效位计数器输出节点耦合，而所述第二输入与该最高有效位计数器输出节点耦合，该逻辑门响应该最低有效位计数器零态与该最高有效位计数器零态而提供一逻辑信号于一门输出节点；以及
一锁存器，其与该逻辑门输出节点耦合，且响应来自该逻辑门的逻辑信号而提供该时钟脉冲于该高速计数器的该计数器输出节点。
28.根据权利要求第27项所述的方法，其中更包含：
当该最高有效位计数器具有一非零值时，产生一最高有效位非零计数信号；以及
响应该最低有效位零计数信号以及该最高有效位非零计数信号而重置该最低有效位计数器。
29.根据权利要求第28项所述的方法，其中该接收一时钟信号的步骤包含接收一个具有一周期性方波的时钟信号，该周期性方波的频率介于100MHz以及2.5GHz之间。
30.根据权利要求第29项所述的方法，其中该最低有效位计数器的减法计数步骤包含通过COMS电路实现的3-位同步计数器的减法计数操作，该CMOS电路具有PMOS晶体管以及NMOS晶体管，其中该PMOS晶体管被作为上拉装置。
31.根据权利要求第30项所述的方法，其中该最高有效位计数器的减法计数步骤包含通过COMS电路实现的3-位同步计数器的减法计数操作，该CMOS电路具有PMOS晶体管以及NMOS晶体管，其中该PMOS晶体管被作为上拉装置。
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