KR0175662B1 - 디지털 신호 동기 장치 - Google Patents

Abstract

이른바 갭을 포함하고 있는 입력 데이터 신호가 단일의 탄성기억부 및 완만한 기입 어드레스를 이용하여 새로운 출력 클럭 신호로 동기된다. 탄성 기억부의 기입 어드레스는 입력 클럭 신호에 응답하여 발생되고, 입력 데이터 신호에 있는 갭 동안에는 진행이 금지된다. 완만한 클럭 신호는 입력 데이터 신호의 소정 부분에 있는 갭 구간에 따른 값으로 입력 클럭 신호를 적절히 분할하므로써 얻어진다. 완만한 클럭 신호는 카운터를 제어하여 완만한 기입 어드레스가 발생되도록 하는데 이용된다. 완만한 기입 어드레스는 위상 검출기에 공급된다. 조정된 판독 어드레스는 새로운 출력 클럭 신호에 응답하여 발생되어, 탄성기억부 및 위상 검출기에 공급된다. 조정된 판독 어드레스를 발생시키는데 이용되는 카운터는 갭이 탄성기억부로부터 나오는 출력 데이터 신호에 나타나는 간격 동안에 진행이 금지된다. 스터핑 결정은 출력 데이터 신호에 삽입될 갭의 위치에 비례하여 놓이는 소정의 스터핑 결정 포인트에서 이루어져, 위상 검출기에 의해 발생되는 기입-판독 분리 신호에서 나타나는 점프가 스터핑 결정에 영향을 끼치지 않게된다.

Description

디지털 신호 동기 장치

제1도는 본 발명에 따른 디지털 신호 동기 장치의 상세를 개략적인 블록선도로 보인 도면.

* 도면의 주요부분에 대한 부호의 설명

102 : 직렬/병렬 변환기 103 : 탄성기억부

104 : 제어 유닛 107, 117 : 카운터

112 : 위상 검출기 115 : 병렬/직렬 변환기

본 발명은 디지털 전송 시스템, 보다 특별하게는 입력 클럭 신호에서의 입력 클럭 신호를 국부적 발생의 출력 클럭 신호를 동기시키는 것에 관한 것이다.

디지털 전송 시스템에서, 입력 데이터 신호를 새로운 기준 클럭 신호로 정렬시키는 것이 필요로 된다. 전형적으로, 입력 데이터 신호는 제1기준 클럭 신호로 정렬되고 그리고 출력 데이터 신호는 새로운 기준 클럭 신호로 정렬된다. 상기 제1기준 클럭 신호 및 새로운 기준 클럭 신호는 비록 동일한 정격 비율(nominal rate)을 갖지만은 서로에 관하여 변화하는 경향이 있다. 이들은 변동 및 위상 차이등과 같은 특성들을 나타낸다. 이와 같은 특성들의 효과를 최소화하기 위해 전형적으로 탄성기억 장치가 활용되고 있다. 이 탄성기억 장치는 일부 메카니즘에 있어서 데이터의 언더플로우 및 오버플로우를 방지하는데 이용된다. 이와 같은 목적을 위해서, 위상 검출기를 이용하므로써, 탄성기억부의 기입 어드레스와 판독 어드레스 사이의 분리가 얻어지게 되어 데이터가 탄성 기억부로부터 판독되는 비율을 제어하기 위해 사용된다. 이와 같은 메카니즘은 보통 스터핑(stuffing)으로 일컬어진다.

그러나, 일부 디지털 전송 시스템에서, 입력 데이터 신호에 이른바 갭(gaps)이 존재한다. 다시 말해서, 탄성 기억부를 통과하게 될 정보를 포함하지 않는 입력 데이터신호 포션이 존재한다. 이와 같은 디지털 전송 신호들의 예로서 DS3 디지털 신호, DS1 디지털 신호, SONET STS1 신호, SONET VT 신호등이 있다.

전형적인 탄성기억 장치에서, 입력 데이터 신호의 각 요소가 기입된 후 기입 어드레스가 증분된다. 그러나, 입력 데이터 신호에 하나 이상의 갭이 나타날 때, 기입 어드레스 카운터의 증분은 하나이상의 갭 구간동안 금지된다. 이와 같은 기입 어드레스 카운터의 증분은 탄성기억부의 기입 어드레스와 판독 어드레스간의 분리에서 현저한 점프를 야기할 수 있게 되는바, 이로써 바람직하지 못한 스터핑이 발생된다. 기입-판독 어드레스 분리 점프 문제를 제거하기 위해 일반적으로 활용되는 기술에는 제1의 탄성기억부 및 관련 위상 검출기를 이용하여 입력 데이터 신호에서의 갭을 완만히 하고 아울러 제1의 기준 클럭 신호를 적절히 조정하는 것이 포함되어 있다. 완만한 데이터 및 조정된 제1기준 클럭 신호는 제2동기 탄성기억부 및 관련 위상 검출기에 공급되어 새로운 기준 클럭 신호로 동기된 요망 데이터 신호가 생성되게 된다. 추가의 탄성기억부 및 위상 검출기를 이용하여 상기 문제를 해결할 수는 있지만은 이와 같은 식의 해결책은 실시에 있어 비용이 많이 들므로 바람직하지 못한다. 또한, 추가적인 완만한 탄성기억부의 이용은 완만화 공정을 통해서 불필요한 시간 지연을 일으킨다.

탄성기억부를 활용하는 종래의 동기 장치에 있어서의 문제점은 본 발명에 따라서 단일의 탄성기억부 및 관련 위상 검출기를 활용하고 그리고 입력 데이터 신호에서의 갭에 종속되는 상기 기준에 따라서 위상 검출기로 공급되는 기입 어드레스를 완만히 하므로써 해결될 수 있다.

보다 특별하게, 탄성기억부의 기입 어드레스는 입력 데이터 신호에서의 피 검출 갭의 구간동안 진행되지 않는 제1기준 클럭 신호에 응답하여 발생된다. 개별적인 이른바 완만한 기입 어드레스는 또한, 제1기준 클럭 신호로부터 유도된다. 완만한 기입 어드레스의 증분 비율은 피 검출 갭의 구간 및 입력 데이터 신호의 데이터 비율에 따라 변화한다. 이와 같은 완만한 기입 어드레스는 위상 검출기에 공급된다. 탄성 기억부의 판독 어드레스는 국부적으로 구해진 출력 클럭 신호에 응답하여 발생되는 한편 위상 검출기로부터 나오는 기입-판독 어드레스 분리 신호에 응답하여 조정된다. 조정된 판독 어드레스는 탄성기억부로부터의 출력 데이터 신호에 갭이 삽입되는 구간동안에는 진행되지 않는다. 이 조정된 판독 어드레스는 또한 위상 검출기로 공급된다.

본 발명의 일 실시예에서, 요망되는 완만한 기입 클럭 신호는 입력 데이터 신호의 소정 포션에서 적어도 한 갭의 구간을 검출하고 그리고 제1기준 클럭 신호를 적절히 분할시킴으로써 얻어진다. 또한, 출력 데이터 신호의 소정 포션에 삽입된 적어도 하나의 갭이 출력 데이터 신호의 소위 스터핑 결정 포인트에 소정 관계로 위치 지정되기 때문에, 스터핑 결정 포인트 시점에서 발생되는 기입-판독 어드레스 분리 신호에 영향을 끼치지 않게 된다. 결과적으로, 출력 신호에서 그릇된 스터핑이 방지될 수 있게 된다.

이제 첨부도면을 참조로 하여 본 발명을 보다 상세히 설명하기로 한다.

도면에서, 제1도는 본 발명의 실시예를 포함하는 동기화 장치의 상세를 개략적인 블록선도 형태로 보인 것이다.

제1도는 본 발명의 실시예를 포함하는 디지털 동기화 장치이다. 따라서, 국부적인 출력 클럭 신호로 동기화 될 디지털 전송 신호는 입력 데이터 원(101)으로부터 직/병렬(S/P) 변환기(102)로 공급된다. 상기한 바와 같이, 입력 데이터 신호는 탄성 기억부(103)로 공급될 데이터에서 갭을 갖는 다수의 디지털 전송 신호중의 임의 하나가 될 수 있다. 예컨데, 바이트(즉, 8개의 병렬 비트)로서 탄성기억부(103)에 공급되는 것으로 가정되는 바, 이는 본 발명의 범위를 한정 시키고저 하는 것이 아니다. 본 기술분야에 지식을 가진자이면, 입력 데이터 신호가 또한 직렬 비트 형태에서 탄성기억부(103)에 공급될 수 있음을 알 수 있을 것이다. 공지된 바와 같이, SONET STS1 신호는 51.840Mbits/sec의 전송 비율을 가짐과 아울러 9행의 정보를 갖는 프레임을 포함한다. 각 행은 3바이트의 간격으로 된 구간을 갖는 갭으로 선행되는 87바이트의 사용자 데이터를 구비하고 있는 90바이트의 정보를 포함한다. 그러나, 만일 입력 데이터 신호가 예컨데 추가 바이트로 구성된 사용자 데이터로 스터핑되면, 갭 구간은 단지 2바이트 간격이 된다. 마찬가지로, 만일 입력 데이터 신호가 추가 바이트로 구성된 비사용자 데이터로 스터핑 되면, 갭 구간은 4바이트 간격이 된다. 따라서, 이 예에서, 스터핑을 위해 지정된 입력 SONET STS1의 특별 행은 87바이트의 사용자 데이터 및 3 바이트 간격의 갭, 또는 88 바이트의 사용자 데이터 및 2 바이트 간격의 갭, 또는 86 바이트의 사용자 데이터 및 4바이트 간격의 갭을 포함하고 있다. 참고 자료로써, SONET STS1 신호 및 스터핑 기준에 대한 세부 내용을 위해서는 예컨데 1990년 2월호의 명칭이 Digital Hierarchy-Optical Interface Retes and Formats Specifications (SONET)인 ANSI Draft Standard 및 1989년 2월호의 명칭이 SONET Transport Systems : Common Generic Criteria, TA-TSY-000253, Bell Communications Research의 Technical Ad Visory를 보라.

직/병렬 변환기(102)는 직렬 입력 데이터 신호를 8비트를 포함하고 있는 병렬 바이트로 변환하여, 탄성기억부(103)의 데이터 입력, 갭 검출기 및 기입 제어 유닛(104)에 공급한다. 입력 클럭 신호는 입력 클럭 신호원(105)으로부터 직/병렬 변화기(102), 분할기(106) 및 완만한 클럭 발생기(108)로 공급된다. SONET STS1 클럭은 51.840MHz이고, 프레임 동기는 8KHz이다. 분할기(106)는 6.480MHz의 입력 바이트 클럭 신호를 얻기 위해서 입력 클럭 신호를 8로 분할 한다. 또한, 입력 바이트 클럭 신호는 갭 검출기 및 기입 제어 유닛 그리고 카운터(107)에 공급된다. 카운터(107)는 공지된 방식으로 탄성기억부(103)에 기입 어드레스를 발생시키기 위해 이용된다. 기입 어드레스는 탄성기억부(103)의 기입(W)입력에 공급된다. 입력 프레임 동기 신호 또한 STS1 프레임을 표시하는데 이용되는바, 이에 대한 상세한 설명은 생략하기로 한다.

갭 검출기 및 기입 제어 유닛(104)은 입력 디지털 신호에서 갭을 검출하는데 활용된다. 이것은 소정 갭 바이트 위치에서 특별 정보를 검출하므로써 실현된다. 이 정보는 또한 스터핑 바이트 위치가 데이터를 포함하는지 아니면 비데이터를 포함하고 있는지의 여부를 표시한다. 다시, STS1의 신호에서의 스터핑에 대한 세부내용을 위해서는 상기한 ANSI draft standard and Technical Advisory를 참고하라. 갭 검출기 및 기입 제어 유닛(104)는 카운터(107)가 이른바 갭 바이트로 기입 어드레스를 진행시키지 못하게 하는 한편 STS1의 신호의 행에 있는 갭에서 바이트 간격수의 표시, 즉 갭 표시를 완만한 클럭 발생기(108) 및 제어가능한 분할기(109)에 공급한다. 갭 표시는 피검출 갭의 구간, 즉 갭에서의 바이트 간격의 수를 표시하는 제1제어 신호이다. STS1 신호에 있어서, 제어가능한 분할기(109)는 갭 표시에 응답하여, 51.840MHz의 입력 클럭을 STS1 신호행이 2바이트 간격 구간의 갭(1갭 바이트는 사용자 데이터를 포함한다)을 가질때는 90/88로, STS1 신호행이 3바이트 간격 구간의 갭을 가질때는 90/87로 그리고 STS1신호행이 4바이트 간격 구간의 갭(추가적인 갭 바이트는 비 바이트로 스터핑됨)을 가질때는 90/86으로 각각 분할된다. 제어가능한 분할기(109)로부터 나오는 완만한 클럭 신호 출력이 분할기(110)에 공급되는데, 이 예에서 분할기(110)는 상기 클럭 신호 출력을 8로 분할하여 완만한 바이트 클럭 신호가 발생되도록 한다. 카운터(111)는 상기 완만한 바이트 클럭 신호에 응답하여, 완만한 기입 어드레스를 발생 시키는바, 이 기입 어드레스는 위상 검출기(112)로 공급된다. 중요한 사항으로써, 상기 완만한 기입 어드레스는 90바이트의 행 간격에 걸쳐 고르게 분배된다. 즉, 탄성기억부(103)에 공급될 88바이트의 입력 사용자 데이터를 포함하는 STS1 신호행에 있어서, 카운터(111)에 의해 발생된 88개의 기입 어드레스는 고르게 즉, 완만하게 90바이트의 STS1 신호행 간격에 걸쳐 분배된다. 만일 STS1 신호 행이 87 바이트의 사용자 데이터를 포함하는 경우, 카운터(111)에 의해 발생된 이에 대응하는 87개의 기입 어드레스가 90 바이트의 STS1 신호행 간격에 걸쳐 분배된다. 마찬가지로, 만일 STS1신호행이 86바이트의 사용자 데이터를 포함하는 경우, 카운터(111)에 의해 발생된 이에 대응하는 86개의 기입 어드레스가 90바이트의 STS1 신호 행 간격에 걸쳐 고르게 분배된다. 그러므로, 위상 검출기(112)에 공급되는 완만한 기입 어드레스들은 위상 검출기(112)에 의해 발생되는 기입-판독 어드레스 분리 신호에서 이른바 점프를 야기할 수 있는 어떠한 갭도 포함하지 않는다. 기입-판독 어드레스 분리 신호는 완만한 기입 어드레스와 조정된 판독 어드레스 사이에서 옵셋을 표시하는 제2제어 신호이다. 카운터(107)에 의해 발생되는 기입 어드레스는 갭 바이트가 검출될 때 진행이 금지되기 때문에, 단지 사용자 데이터 만이 탄성기억부(103)내로 통과된다. 이 사용자 데이터는 출력 클럭 신호원(113)으로부터 나오는 새로운 출력 클럭 신호로 동기화된다.

이 목적을 위해서, 출력 클럭 신호는 출력 클럭 신호원(113)으로부터 얻어진다. 이 예에서, 출력 클럭 신호는 또한 51.480MHz의 STS1 신호 클럭으로써 분할기(114) 및 병렬/직렬(P/S)변환기(115)로 공급된다. 이 예에서, 분할기(114)는 출력 클럭 신호를 8로 분할하여 6.480KHz의 출력 바이트 클럭 신호를 발생시키는바, 이 신호는 판독 제어 유닛(116)으로 공급된다. 판독 제어 유닛(116)은 조정된 판독 어드레스를 발생시키는 카운터(117)를 포함하는데, 상기 조정된 판독 어드레스는 탄성기억부(103)의 판독(R)어드레스 입력 및 위상 검출기(112)로 공급된다. 카운터(117)는 탄성 기억부(103)의 데이터 출력으로부터 나오는 출력 데이터 바이트에서 갭 바이트가 나타날 때 판독 어드레스의 진행을 금지하도록 제어된다. 입력 데이터에 관해 상기한 바와 같이, 87 바이트의 데이터는 카운터(117)가 90 바이트의 STS1 신호행을 형성하는 것을 막으므로써 얻어지는 3바이트 간격 구간의 갭에 의해 선행되는 탄성기억부(103)로부터 나오는 출력으로서 공급된다. 그러나, 만일 데이터 오버플로우가 발생할 때, 다시 말해서 탄성기억부(103)에 너무나 많은 데이터가 존재할 때, 추가적인 바이트의 데이터의 스터핑을 위해 할당된 STS1 신호행에 출력으로서 공급된다. 즉, 88바이트의 데이터가 카운터(117)로 하여금 스터핑을 위해 할당된 STS1 신호를 형성하지 못하도록 하므로써 얻어지는 2바이트 간격 구간의 갭에 의해 선행되는 탄성기억부(103)로부터 나오는 출력으로서 공급된다. 마찬가지로, 데이터 언더플로우가 발생할 때, 다시 말해서 탄성기억부(103)에 데이터가 너무 적을 때 86바이트의 데이터가 카운터(117)로 하여금 스터핑을 위해 할당된 STS1 신호를 형성하지 못하도록 하므로써 얻어지는 4바이트 간격 구간의 갭에 의해 선행되는 탄성기억부(103)로부터 나오는 출력으로서 공급된다. 즉, 비사용자 데이터를 포함하는 추가적인 갭 바이트가 스터핑을 위해 할당된 STS1 신호 행에 포함된다. 탄성기억부(103)의 데이터 오버플로우 및 언더플로우 상태는 위상 검출기(112)로부터 나오는 기입-판독 어드레스 분리 신호를 소정의 한계값으로 비교하므로써 결정된다. 이른바, 스터핑 결정은 스터핑을 포함하도록 할당된 STS1신호 행에 있는 90 바이트에 비례하는 소정 포인트에서 이루어진다. 그러므로, 만일 스터핑을 위해 할당된 STS1 신호 행에서의 갭이 스터핑 결정 포인트에 비례하여 놓이는 경우, 조정된 판독 어드레스에서의 갭은 스터핑 결정 포인트에서 위상 검출기(112)에 의해 발생되는 기입-판독 어드레스 분리 신호에 영향을 끼치지 않는다. 이와 같은 결과는 완만한 기입 어드레스가 스터핑 결정 포인트가 도달되는 시간까지 상기 조정된 판독 어드레스로 캐치업(catch up)하고, 그리고 스터핑 결정 포인트가 도달될 때까지 스터핑 결정을 만드는데 있어서, 기입-판독 어드레스 분리 신호가 제거되지 않고 소정 한계값으로 비교되기 때문에 나타난다.

탄성기억부(103)로부터의 출력 데이터 바이트는 병렬/직렬 변환기(115)로 공급되는 바, 이 변화기는 51.480Mbits/s의 STS1 신호 비율로 요망 출력 데이터 신호를 발생시킨다. 병렬/직렬 변환기(115)에는 51.480출력 클럭 신호가 공급되므로, 조정된 판독 어드레스의 진행이 금지되는 바이트 간격과 동등한 구간을 갖는 출력 데이터 신호에서 갭이 나타난다.

Claims (14)

1. 입력 클럭 신호의 입력 데이터 신호를 새로운 출력 클럭 신호로 동기화하여 출력 데이터 신호를 발생시키며, 입력 데이터 신호원과, 입력 클럭 신호원과, 출력 클럭 신호원 및 상기 출력 클럭 신호와 동기화된 출력 데이터의 신호로서 공급하기 위해 상기 입력 데이터 신호, 상기 기입 어드레스 및 상기 판독 어드레스를 공급받는 탄성기억 수단을 포함하는 입력 신호 동기 장치에 있어서, 상기 입력 데이터 신호에서 적어도 하나의 갭을 검출하여 상기 검출된 적어도 하나의 갭 구간을 나타내는 제1제어 신호를 발생시키는 수단과, 상기 입력 클럭 신호를 공급받고 상기 제1제어신호에 응답하여 기입 어드레스를 발생시키는 수단과, 상기 입력 클럭 신호를 공급받고 상기 제1제어 신호에 응답하여 완만한 기입 어드레스를 발생시키는 수단과, 상기 출력 클럭 신호를 공급받고 제2제어 신호에 응답하여 판독 어드레스를 발생시키는 수단과, 상기 완만한 기입 어드레스 및 상기 판독 어드레스를 공급받아 상기 제2제어 신호를 발생시키는 수단을 포함하는 입력 신호 동기 장치.
2. 제1항에 있어서, 상기 검출 수단이 상기 입력 데이터 신호의 소정 포션에서 적어도 하나의 갭을 검출하는 수단을 포함하고, 상기 완만한 기입 어드레스를 발생시키는 수단이 상기 제1제어 신호에 응답하여, 상기 입력 클럭 신호를 상기 입력 데이터 신호의 상기 소정 포션과 상기 검출된 적어도 하나의 갭 구간에 관계하는 인자로 분할하므로써 완만한 클럭 신호가 얻어지도록 하는 제어가능한 분할기 수단 및 상기 완만한 클럭 신호를 공급받아 상기 완만한 기입 어드레스를 발생시키는 수단을 포함하는 입력 신호 동기 장치.
3. 제2항에 있어서, 상기 입력 데이터 신호의 상기 소정 포션이 소정의 총 바이트수를 갖고, 상기 적어도 하나의 갭 구간이 하나 이상의 바이트 간격으로 되어 있으며, 상기 인자는 상기 총 바이트수와 상기 적어도 하나의 갭에서의 바이트 간격 수보다 적은 상기 총 바이트 수의 비율인 입력 신호 동기 장치.
4. 제3항에 있어서, 상기 완만한 클럭 신호를 공급받는 수단이 상기 완만한 클럭 신호를 소정수로 분할하며 완만한 클럭 신호를 얻는 수단과, 상기 완만한 바이트 클럭 신호를 공급받아 상기 완만한 기입 어드레스를 발생시키는 카운터 수단을 포함 하는 입력 신호 동기 장치.
5. 제2항에 있어서, 상기 기입 어드레스를 발생시키는 수단이 상기 적어도 하나의 갭에서의 바이트 수의 간격 동안에는 상기 기입 어드레스의 진행을 방지하는 수단을 포함하는 입력 신호 동기 장치.
6. 제5항에 있어서, 상기 검출된 적어도 하나의 갭이 하나 이상의 바이트 간격의 구간을 가지며, 상기 기입 어드레스를 발생 시키는 수단은 상기 입력 클럭 신호를 소정수로 분할하여 입력 바이트 클럭 신호를 얻는 수단과 상기 입력 바이트 클럭 신호를 공급받아 상기 기입 신호를 발생시키는 카운터 수단을 더 포함하며, 상기 방지 수단이 상기 검출된 적어도 하나의 갭 구간동안 상기 카운터 수단의 진행을 금지하는 입력 신호 동기 장치.
7. 제6항에 있어서, 상기 제2제어 신호를 발생시키는 상기 수단이 위상 검출기 수단을 포함하여 분리, 즉 상기 완만한 기입 어드레스와 상기 판독 어드레스 사이에서의 옵셋을 표시하는 신호를 발생시키는 입력 신호 동기 장치.
8. 제7항에 있어서, 상기 판독 어드레스를 발생시키는 상기 수단이 상기 제2제어 신호에 응답하여 상기 출력 데이터 신호에 삽입될 적어도 하나의 갭 구간동안 상기 판독 어드레스의 진행을 방지하는 수단을 포함하는 입력 신호 동기 장치.
9. 제8항에 있어서, 상기 출력 데이터 신호에 삽입될 상기 적어도 하나의 갭이 하나 그 이상의 간격의 구간을 가지며, 상기 판독 어드레스를 발생시키는 상기 수단이 상기 출력 클럭 신호를 분할하여 출력 바이트 출력 신호를 얻는 수단과 상기 출력 바이트 클럭 신호를 공급받아 상기 판독 어드레스를 발생시키는 카운터 수단을 더 포함하며, 상기 방지 수단이 상기 출력 데이터 신호에 삽입될 상기 적어도 하나의 갭 구간동안 상기 카운터 수단의 진행을 방지하는 입력 신호 동기 장치.
10. 제9항에 있어서, 상기 방지 수단은 적어도 하나의 갭이 상기 출력 데이터 신호의 소정 포션에 삽입되도록 제어되고, 상기 판독 어드레스를 발생시키는 상기 수단은 상기 출력 데이터 신호의 소정 포션동안의 규정된 순간에 상기 제2제어 신호를 평가하는 수단을 더 포함하고, 상기 규정된 순간은 상기 적어도 하나의 갭이 상기 출력 데이터 신호의 상기 소정 포션에 삽입되는 것과 소정 관계를 이루는 입력 신호 동기 장치.
11. 제10항에 있어서, 상기 입력 데이터 신호를 상기 탄성기억부 수단에 입력으로서 공급되는 병렬 바이트로 변환하는 직렬-병렬 변환기 수단을 더 포함하는 입력 신호 동기 장치.
12. 제11항에 있어서, 상기 탄성기억부 수단으로부터 나오는 출력으로서 공급되는 병렬 바이트 데이터를 직렬 형태로 변환하는 병렬-직렬 변환기 수단을 포함하는 입력 신호 동기 장치.
13. 제9항에 있어서, 상기 입력 데이터 신호는 SONET STS1 신호이고, 상기 입력 데이터 신호의 상기 소정 포션은 90바이트를 포함하는 STS1 신호행이며, 상기 입력 클럭 신호는 STS1 클럭 신호인 입력 신호 동기 장치.
14. 제13항에 있어서, 상기 출력 데이터 신호는 SONET STS1 신호이고, 상기 출력 데이터 신호의 상기 소정 포션은 90바이트를 포함하는 STS1 신호행이며, 상기 출력 클럭 신호는 STS1 클럭 신호인 입력 신호 동기 장치.