JP2888022B2 - 通信制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、たとえば、６４ｋｂ
ｉｔ／ｓと５６ｋｂｉｔ／ｓなどの伝送速度や処理速度
の異なる場合の速度整合機能を有する通信制御装置に関
するものである。

【０００２】

【従来の技術】図５は、従来の速度整合機能を有する通
信制御装置の構成図である。図において、１は総合ディ
ジタル網（ＩＳＤＮ）などの通信回線、２は総合ディジ
タル網の基本インタフェースでは情報チャネル（Ｂチャ
ネル）を分離する回線インタフェース部、３はレイヤ１
の回線インタフェース部２とレイヤ２以上の通信制御部
４の間で伝送速度とユーザ情報速度の整合を行う速度整
合部、４はレイヤ２以上の通信処理を行う通信制御部、
４１はレイヤ２のデータを送・受信する、例えば、ＨＤ
ＬＣ（Highーlevel Data Link Control）コントローラや
ＬＡＰＢコントローラなどのデータリンクコントローラ
である。

【０００３】次に動作について説明する。まず、通信回
線１からのデータは、回線インタフェース部（レイヤ
１）で受信される。送信データ(TxD1)、受信データ(RxD
1)、送信クロック(TxC1)、受信クロック(RxC1)、及びオ
クテットの同期信号(FR1) が入力され、速度整合部３と
レイヤ２以上の処理を行う通信制御部４との間では速度
整合後の送信クロック(TxC2)、受信クロック(RxC2)、送
信データ(TxD2)、及び受信データ(RxD2)がデータリンク
コントローラに接続される。例えば、通信回線の伝送速
度６４ｋｂｉｔ／ｓに対してユーザ情報速度が５６ｋｂ
ｉｔ／ｓである場合には、速度整合前の送信クロック、
受信クロックはともに６４ｋｂｉｔ／ｓ用で、速度整合
後の送信クロック、受信クロックはともに５６ｋｂｉｔ
／ｓ用である。

【０００４】たとえば、図６はＣＣＩＴＴ勧告Ｖ．１１
０に基づく６４ｋｂｉｔ／ｓの速度に対して５６ｋｂｉ
ｔ／ｓの速度を整合させる場合の整合規則を示した図で
ある。図６においてオクテットナンバー１はビットナン
バー１から８までで構成されており、実際にはデータＤ
１からデータＤ７までが１から７ビット目に配置され８
ビット目には１が設定されている。同様にオクテットナ
ンバー２に対してはデータＤ８からデータＤ１４までが
ビットナンバー１から７まで配置されており、同様に８
ビット目には１がセットされている。６４ｋｂｉｔ／ｓ
の場合にはビットナンバー１から８が転送されることに
なり、これが５６ｋｂｉｔ／ｓになる場合にはビットナ
ンバー１から７までが取り出されて伝送されることにな
る。８ビット目の１はこの場合には６４ｋｂｉｔ／ｓか
ら５６ｋｂｉｔ／ｓに変換される場合には無視され、逆
に５６ｋｂｉｔ／ｓから６４ｋｂｉｔ／ｓに変換される
場合には８ビット目が付加されることになる。

【０００５】次に、速度整合部３の構成を、図７を用い
て詳細に説明する。まず、速度整合後の各送信クロック
(TxC2)、受信クロック(RxC2)は整合前の各クロック(TxC
1,RxC1)とオクテットの同期信号(FR1)を用いてクロック
変換部３７で生成される。図４（ａ）、（ｂ）はこのク
ロック変換部３７で生成されるクロックを示す図であ
り、図４（ａ）は速度整合前のクロックを示している。
この速度整合前のクロックは、１オクテット分を示して
おり、各ビットに対応して波形が生成されておりこの例
では８ビット分の波形が生成されている。また、図４
（ｂ）は速度整合後のクロックを示しており、５６ｋｂ
ｉｔ／ｓ用のクロックを示している。この例では、ビッ
トナンバー１から７に対応した波形が生成されており、
７つの波形が生成されている。（ａ）、（ｂ）ともにこ
れらの波形はデューティー５０の波形が入力され、ある
いは、出力されている。

【０００６】受信データについては、まず受信データ読
取部３６で読み取られ、バッファメモリ３５に記憶され
る。図８（ａ）に示すように１オクテットが記憶され、
図８（ｂ）に示すように次のタイミングで受信データ送
出部３４により速度整合後の受信クロック(RxC2)に同期
してバッファメモリ３５に記憶されたデータが送出さ
れ、速度整合後の受信データ(RxD2)として通信制御部４
に入力される。

【０００７】一方、送信データは速度整合後の送信クロ
ック(TxC2)に同期して速度整合前の送信データ(TxD2)が
通信制御部４から送出され、これが図８（ｃ）に示すよ
うに、速度整合部の送信データ読取部３１で読み取ら
れ、バッファメモリ３２に記憶される。そして、図８
（ｄ）に示すように、回線側のクロック(TxC1)に同期し
てバッファメモリの記憶内容に続き、必要なビット位置
に（例えば、ＣＣＩＴＴ勧告Ｖ．１１０などの速度変換
規則に基づく８ビット目に）、データが重畳されて送信
データ(TxD1)として送信データ送出部３３から送出され
る。

【０００８】

【発明が解決しようとする課題】従来の通信制御装置の
速度整合部は、以上のように構成されているので、速度
整合後のクロックを発生させるためには、変換前後の各
クロック即ち、例えば６４ｋｂｉｔ／ｓと５６ｋｂｉｔ
／ｓの伝送速度に対応する２種類のクロックが必要であ
り、回路構成が複雑になる問題があった。また、バッフ
ァメモリを使用するため、データ伝送に１オクテット分
の遅延が生じるなどの問題もあった。

【０００９】この発明は、上記のような問題点を解決す
るためになされたもので、クロックに関するデータ送・
受信特性に注目し、簡易な回路構成で速度整合を実現す
る通信制御装置を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係る速度整合
機能を有する通信制御装置は、たとえば、基本となる速
度整合前の６４ｋｂｉｔ／ｓ用のクロックに対してオク
テット位置に同期した所定の位置を変形するクロック処
理部５２と、上記変形されたクロックをデータリンクコ
ントローラの送信クロック、受信クロックとして使用
し、データリンクコントローラの送信データに対し、各
オクテット内の所定のビット位置に所定のデータを重畳
する送信データ処理部５１を設けるものであり、以下の
要素を有するものである。（ａ）送信クロックを入力し、その送信クロックの波形
を一部変形した変形クロックを出力するクロック処理
部、 （ｂ）上記クロック処理部において出力された変形クロ
ックに同期して送信信号を出力する出力部、 （ｃ）上記出力部により出力された送信信号に対して、
クロック処理部から出力された変形波形の変形された部
分に対応する位置に所定の信号を重畳して出力する送信
データ処理部。

【００１１】

【００１２】

【作用】本発明における速度整合部（あるいはクロック
処理部）は、速度整合前のクロックの波形の一部を変形
して速度整合後のクロックとするため、速度整合後のク
ロックを新たに生成する必要がない。したがって、整合
前後のクロックの変形されていない波形部分は、同期し
ているため、従来のように異なる同期のクロック間でデ
ータを授受するためのバッファメモリが不要で、回路構
成が簡易であるだけでなく、バッファメモリに蓄積する
ことがないため、従来例のように遅延が発生することが
ない。

【００１３】

【実施例】

実施例１． 図１は、この発明の一実施例を示す構成図である。図１
において、速度整合部５は回線インタフェース部２と通
信制御部４の間にあって速度整合機能を実現するもの
で、送信データ処理部５１とクロック処理部５２から構
成される。送信データ処理部５１は、変形されたクロッ
クの所定のビット位置が所定のデータ、例えばＣＣＩＴ
Ｔ勧告Ｖ．１１０でユーザ情報速度が５６ｋｂｉｔ／ｓ
の場合には、ビット８の位置に”１”である送信データ
信号を生成するデータ生成部５１２と、データリンクコ
ントローラから出力される送信データ(TxD2■）と上記
データ生成部５１２で生成されたデータを合成して変換
後の送信データを生成する送信データ生成部５１１を設
け、データリンクコントローラへは受信クロック(RxC2
■）として変形されたクロックを入力し、受信データ(R
xD2■) はそのまま入力する。一方、送信に対しては、
クロック(TxC2■）は受信クロック(RxC2■）と同じ変形
クロックを入力し、出力データ(TxD2■)に対して上記処
理を行って変換後の(TxD1）を生成する。その他のもの
は、同一符号を付ける図５に示したものと同一のもので
あるので詳細な説明は省略する。

【００１４】次に動作について説明する。図２は速度整
合部の構成図である。まず、データリンクコントローラ
４１への送信クロック（TxC2■)、受信クロック（RxC2
■)は、図４（ｃ）に示すように図４（ａ）の速度整合
前の基本クロックに対し、読み飛ばすビット位置でクロ
ックの反転がない変形のクロックを用いる。図４（ｃ）
において、Ａの領域は図４（ａ）のＡの領域と同様に１
から７ビット目の波形が示されているが、Ｂの領域はク
ロックの反転がない変形がなされている。すなわち、第
８ビット目の位置で波形がなくなっている形になってい
る。データリンクコントローラ４１はこのような変形ク
ロックを使用することで、対応するビット位置のデータ
が読み飛ばすことになる。たとえば、データリンクコン
トローラ４１が波形が立ち上がる時点でデータを読み込
むように構成されている場合には、図４（ｃ）の変形ク
ロックに基づいてデータリンクコントローラ４１がデー
タを取り込む場合には、波形の立ち上がりの回数は７回
しかなく、第８ビット目に対応するデータは読み飛ばさ
れることになる。図２に示すように、受信データRxD1は
速度整合部内においては、従来のようにバッファーメモ
リに蓄えられることなく直接RxD2■ として通信制御部
４に出力されることになる。このように、受信データが
蓄積されることなく出力される場合であっても、前述し
たようにクロック処理部５２が受信クロックの第８ビッ
ト目を変形させることにより、データリンクコントロー
ラ４１は受信データの第８ビット目を無視することがで
きるため、従来と同様に６４ｋｂｉｔ／ｓで入力した８
ビットのデータの中から７ビット目までのデータを抽出
し、これをデータリンクコントローラに入力することが
可能となる。

【００１５】図３（ａ）、（ｂ）は、この受信の場合の
動作を説明する図であり、（ａ）は整合前の受信データ
RxD1を示している。これは、前述したようにそのままデ
ータリンクコントローラに入力される受信データRxD2■
でもある。すなわち、オクテットのビット１からビッ
ト７までにデータＤ１からＤ７までが記録されており、
ビット８に１が記録されているものである。また、図３
（ｂ）は、変形されたクロックに同期してデータリンク
コントローラにより読み取られた受信データを示してお
り、１ビット目から７ビット目までがデータＤ１からデ
ータＤ７である場合を示している。第８ビット目の１
は、クロックが変形されたことにより、読み飛ばされた
場合を示している。データリンクコントローラの受信デ
ータ（RxD2■)は回線インタフェース部２からの受信デ
ータ(RxD1)をそのまま入力し、これを変形の受信クロッ
ク（RxC2■)で読み込む。

【００１６】次に、送信の場合について説明する。送信
データ処理部５１は、変形の送信クロック（TxC2■)に
よりデータリンクコントローラから送出される送信デー
タ（TxD2■)を入力する。データ生成部５１２は、送信
クロック(TxC1)からオクテットの所定のビット位置に、
ＣＣＩＴＴ勧告Ｖ．１１０に基づく場合、ビット８の位
置にデータ”１”を設定したデータを生成する。送信デ
ータ合成部５１１はこのデータ”１”を送信データ（Tx
D2■)と合成して、回線インタフェース部２への送信デ
ータ(TxD1)とする。

【００１７】これによって、送信の場合も、バッファメ
モリを使用せず、遅延なしに速度整合機能を実現するこ
とができる。図３（ｃ）、（ｄ）は送信の場合の具体例
を示す図であり、（ｃ）は、データリンクコントローラ
から送出されるデータTxD2■を示している。すなわち、
ビット１からビット７までがデータＤ１からデータＤ７
が記録されている場合を示している。（ｄ）は、送信デ
ータ処理部５１により生成された速度整合後の送信デー
タTxD1を示しており、第８ビット目の位置に１が追加さ
れている場合を示している。このことにより、５６ｋｂ
ｉｔ／ｓの情報を持つデータに対して第８ビット目に１
を付加し、６４ｋｂｉｔ／ｓの情報を生成して送出する
ことが可能となる。

【００１８】以上のように、この実施例は、ディジタル
回線を利用し、回線の伝送速度と異なるユーザ情報速度
でのデータ伝送を行う速度整合機能を有する通信制御装
置において、受信データについては、回線からの受信ク
ロックを一部変形して受信用クロックとして用い、受信
データ自身はそのままデータリンクコントローラから読
み取り、送信データについては、回線上の送信クロック
を一部変形したクロックをデータリンクコントローラの
送信クロックとして入力し、当該変形された送信クロッ
クに同期して送出されるデータリンクコントローラから
の出力信号に対し、速度整合則に基づく所定のビット位
置に所定のデータを重畳する処理を行って回線への送信
データとすることにより、速度整合機能を実現すること
を特徴とする。

【００１９】また、伝送速度６４ｋｂｉｔ／ｓのディジ
タル回線を利用し、ユーザ情報速度５６ｋｂｉｔ／ｓの
データ伝送を行う通信制御装置において、回線のデータ
クロック信号を変形するクロック処理部と、当該変形さ
れた送信用クロックに同期してデータリンクコントロー
ラから送出されるデータに対し、各オクテットの中の対
応する所定のビットに所定のデータを重畳する処理を行
う送信データ処理部とを備えたことを特徴とする。

【００２０】さらに、送信データ処理部として、各オク
テットの所定のビット位置に付加すべきデータを生成す
るデータ生成部と、変形された送信用クロックに同期し
てデータリンクコントローラから送出される送信データ
に対して当該データ生成部で生成されたデータを合成す
る送信データ合成部とから構成される速度整合機能を有
することを特徴とする。

【００２１】以上のように、この実施例によれば、速度
整合前のクロックを各オクテットの所定のビットデータ
が読み飛ばされるように変形して、それを速度整合後の
受信クロックとして用いて元の受信データをそのまま読
み取る。一方、送信データについては、送信クロックに
同期して各オクテット内の所定のビット位置に所定のデ
ータを重畳する。これらの方法をとるため、送信、受信
データに対するバッファメモリが不要で、簡易な回路構
成でリアルタイムに64kbit/sと56kbit/sとの速度整合機
能を実現できる。

【００２２】実施例２．上記実施例１においては、第８
ビット目の波形を変形して第１から第７ビットまでのデ
ータを取り出す場合を示したが、変形する位置は第８ビ
ット目に限るものではなく、たとえば、第１ビット目あ
るいはその他のビットの位置でも構わない。ただし、そ
の場合は、変形するビットの位置に読み飛ばされるデー
タが存在している場合でなければならない。この例にお
いては、ＣＣＩＴＴ勧告Ｖ．１１０に基づく場合を示し
たので、ビット８の位置にデータ１を付加している場合
を示しているが、その他の規則により第７ビット目ある
いは第３ビット目等がダミーのビットとして付加される
ような場合があれば、これらのビットを無視するように
あるいは付加するように波形を変形するようにしても構
わない。また、変形するビットの数は、１ビットに限ら
ず、１つのオクテット内に２ビットあるいは３ビットあ
る場合でも構わない。さらに、変形する単位はビット単
位である場合に限らず、２ビット単位３ビット単位ある
いは１オクテット単位あるいは１レコード単位等のその
他の単位を用いて変形する場合であっても構わない。

【００２３】 実施例３． 上記実施例１においては、伝送速度が６４ｋｂｉｔ／ｓ
とユーザー情報速度が５６ｋｂｉｔ／ｓである場合を示
し、８ビットのデータと７ビットのデータとの間の変換
を行う場合を示したが、伝送速度は６４ｋｂｉｔ／ｓで
ある場合に限らず、同様にユーザー情報速度も５６ｋｂ
ｉｔ／ｓである場合に限らない。したがって、同様に８
ビットと７ビットの間の変換に限らず、その他のビット
数あるいはその他の情報量の変換の場合においても、こ
の発明は同様の効果を奏することが可能である。

【００２４】

【発明の効果】以上のように、この発明によれば、速度
整合部において受信したクロックの一部を変形すること
により、クロックの整合性を取るようにしたので、簡単
な回路構成で速度整合を実現する通信制御装置を得るこ
とができる。

【図面の簡単な説明】

【図１】この発明の一実施例による速度整合機能を有す
る通信制御装置の構成図である。

【図２】この発明の一実施例による速度整合部の構成図
である。

【図３】本発明の一実施例における送信・受信データの
説明図である。

【図４】データリンクコントローラへのデータ送受信ク
ロックとして使用されるクロックの説明図である。

【図５】従来の速度整合機能を有する通信制御装置の構
成図である。

【図６】ＣＣＩＴＴ勧告Ｖ．１１０に基づく６４ｋｂｉ
ｔ／ｓと５６ｋｂｉｔ／ｓの適用表を示す図である。

【図７】従来の速度整合部の構成図である。

【図８】従来例における速度整合前後での送信・受信デ
ータの説明図である。

【符号の説明】

１ 通信回線 ２ 回線インタフェース部（レイヤ１） ４ 通信制御部（レイヤ２以上） ５ 速度整合部 ４１ データリンクコントローラ ５１ 送信データ処理部 ５２ クロック処理部 ５１１ 送信データ合成部 ５１２ データ生成部

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 以下の要素を有する通信制御装置 （ａ）送信クロックを入力し、その送信クロックの波形
   を一部変形した変形クロックを出力するクロック処理
   部、 （ｂ）上記クロック処理部において出力された変形クロ
   ックに同期して送信信号を出力する出力部、 （ｃ）上記出力部により出力された送信信号に対して、
   クロック処理部から出力された変形波形の変形された部
   分に対応する位置に所定の信号を重畳して出力する送信
   データ処理部。