JPH0713657A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0713657A JPH0713657A JP5148766A JP14876693A JPH0713657A JP H0713657 A JPH0713657 A JP H0713657A JP 5148766 A JP5148766 A JP 5148766A JP 14876693 A JP14876693 A JP 14876693A JP H0713657 A JPH0713657 A JP H0713657A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- pulse train
- circuit device
- circuit means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
Abstract
(57)【要約】
【目的】本発明は、規定周期のクロックで動作する第１
の回路装置と、この周期よりも短い規定周期のクロック
で動作する第２の回路装置とを備えるデータ処理装置に
関し、高効率の処理を実現可能にすることを目的とす
る。 【構成】第１の回路装置のクロックに応じたパルス列を
生成する第１の回路手段４を備える構成を採り、かつ、
第２の回路装置が、第２の回路装置のクロックをサンプ
リング信号として用いて第１の回路手段４の出力するパ
ルス列をサンプリングする第２の回路手段５と、第２の
回路手段５の出力するパルス列を第２の回路装置のクロ
ックに従って１クロック分遅延して出力する第３の回路
手段６と、第２の回路手段５の出力するパルス列と、第
３の回路手段６の出力するパルス列とに規定の演算処理
を施すことで、第１の回路装置のクロックと概略等しい
周期を持つパルス列を生成する第４の回路手段７とを備
えるように構成する。
の回路装置と、この周期よりも短い規定周期のクロック
で動作する第２の回路装置とを備えるデータ処理装置に
関し、高効率の処理を実現可能にすることを目的とす
る。 【構成】第１の回路装置のクロックに応じたパルス列を
生成する第１の回路手段４を備える構成を採り、かつ、
第２の回路装置が、第２の回路装置のクロックをサンプ
リング信号として用いて第１の回路手段４の出力するパ
ルス列をサンプリングする第２の回路手段５と、第２の
回路手段５の出力するパルス列を第２の回路装置のクロ
ックに従って１クロック分遅延して出力する第３の回路
手段６と、第２の回路手段５の出力するパルス列と、第
３の回路手段６の出力するパルス列とに規定の演算処理
を施すことで、第１の回路装置のクロックと概略等しい
周期を持つパルス列を生成する第４の回路手段７とを備
えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、規定周期のクロックで
動作する第１の回路装置と、この周期よりも短い規定周
期のクロックで動作する第２の回路装置とを備えるデー
タ処理装置に関し、特に、高効率の処理を実現可能にす
るデータ処理装置に関する。
動作する第１の回路装置と、この周期よりも短い規定周
期のクロックで動作する第２の回路装置とを備えるデー
タ処理装置に関し、特に、高効率の処理を実現可能にす
るデータ処理装置に関する。
【０００２】異なる周期のクロックで動作する複数の回
路装置から構成されるデータ処理装置がある。このよう
な構成を採るデータ処理装置では、各回路装置が、他の
回路装置の動作を監視していく処理を行うことがある
が、このようなときに、無駄のない正確な監視処理を実
行できる構成を構築していく必要がある。
路装置から構成されるデータ処理装置がある。このよう
な構成を採るデータ処理装置では、各回路装置が、他の
回路装置の動作を監視していく処理を行うことがある
が、このようなときに、無駄のない正確な監視処理を実
行できる構成を構築していく必要がある。
【０００３】
【従来の技術】規定周期のクロックで動作する第１の回
路装置と、この周期とは異なる周期のクロックで動作す
る第２の回路装置とを備えるデータ処理装置において、
第１の回路装置から第２の回路装置へデータ転送を行う
場合に、第２の回路装置側で、このデータ転送処理が正
常に実行されたか否かを判断する機能を持つ必要があ
る。
路装置と、この周期とは異なる周期のクロックで動作す
る第２の回路装置とを備えるデータ処理装置において、
第１の回路装置から第２の回路装置へデータ転送を行う
場合に、第２の回路装置側で、このデータ転送処理が正
常に実行されたか否かを判断する機能を持つ必要があ
る。
【０００４】このような機能は、通常、データの受信側
である第２の回路装置にタイマーを持たせ、このタイマ
ーでもってデータ転送に入ってからの時間経過を計時す
る構成を採って、規定の時間経過以内にデータ転送が終
了するか否かを判断していくことで実現している。
である第２の回路装置にタイマーを持たせ、このタイマ
ーでもってデータ転送に入ってからの時間経過を計時す
る構成を採って、規定の時間経過以内にデータ転送が終
了するか否かを判断していくことで実現している。
【０００５】このようなタイマーの計時処理は、データ
転送時間を監視するものであることから、本来、データ
送信側の第１の回路装置のクロックを計数していくこと
で行われるべきであるが、このためのタイマーをデータ
受信側の第２の回路装置に持たせる必要があることか
ら、従来では、データ受信側の第２の回路装置のクロッ
クを計数していくことで行っている。
転送時間を監視するものであることから、本来、データ
送信側の第１の回路装置のクロックを計数していくこと
で行われるべきであるが、このためのタイマーをデータ
受信側の第２の回路装置に持たせる必要があることか
ら、従来では、データ受信側の第２の回路装置のクロッ
クを計数していくことで行っている。
【０００６】すなわち、従来では、データ送信側の第１
の回路装置のクロックの周期と、データ受信側の第２の
回路装置のクロックの周期とを考慮することで、正常な
データ転送時間に対応付けられる第２の回路装置のクロ
ック数を設定して、この設定したクロック数を基準値と
してデータ転送時間を評価していくという方法を採って
いたのである。
の回路装置のクロックの周期と、データ受信側の第２の
回路装置のクロックの周期とを考慮することで、正常な
データ転送時間に対応付けられる第２の回路装置のクロ
ック数を設定して、この設定したクロック数を基準値と
してデータ転送時間を評価していくという方法を採って
いたのである。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来技術に従っていると、第１の回路装置のクロッ
クの周期と第２の回路装置のクロックの周期との比率が
当初想定したものと異なるものになるときに、正確な監
視処理を実現できないという問題点がある。すなわち、
正常なデータ転送時間よりも短い時間にタイムオーバー
してしまうことが起こり、正確な監視処理を実現できな
いという問題点がある。
うな従来技術に従っていると、第１の回路装置のクロッ
クの周期と第２の回路装置のクロックの周期との比率が
当初想定したものと異なるものになるときに、正確な監
視処理を実現できないという問題点がある。すなわち、
正常なデータ転送時間よりも短い時間にタイムオーバー
してしまうことが起こり、正確な監視処理を実現できな
いという問題点がある。
【０００８】このような問題点に対処するために、従来
では、十分余裕をみて正常なデータ転送時間に対応付け
られる第２の回路装置のクロック数を設定していくとい
う解決方法を採っていた。しかるに、このような解決方
法に従っていると、無駄な計時処理を行うことで効率的
な処理を実行できないという問題点があった。
では、十分余裕をみて正常なデータ転送時間に対応付け
られる第２の回路装置のクロック数を設定していくとい
う解決方法を採っていた。しかるに、このような解決方
法に従っていると、無駄な計時処理を行うことで効率的
な処理を実行できないという問題点があった。
【０００９】本発明はかかる事情に鑑みてなされたもの
であって、規定周期のクロックで動作する第１の回路装
置と、この周期よりも短い規定周期のクロックで動作す
る第２の回路装置とを備えるデータ処理装置にあって、
高効率の処理を実現可能にする新たなデータ処理装置の
提供を目的とする。
であって、規定周期のクロックで動作する第１の回路装
置と、この周期よりも短い規定周期のクロックで動作す
る第２の回路装置とを備えるデータ処理装置にあって、
高効率の処理を実現可能にする新たなデータ処理装置の
提供を目的とする。
【００１０】
【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１は本発明を具備するデータ処理装
置であって、規定周期のクロックで動作する第１の回路
装置２と、この周期よりも短い規定周期のクロックで動
作する第２の回路装置３とを備える。ここで、図中で
は、第１の回路装置２のクロックをクロックＡで表し、
第２の回路装置３のクロックをクロックＢで表してい
る。
を図示する。図中、１は本発明を具備するデータ処理装
置であって、規定周期のクロックで動作する第１の回路
装置２と、この周期よりも短い規定周期のクロックで動
作する第２の回路装置３とを備える。ここで、図中で
は、第１の回路装置２のクロックをクロックＡで表し、
第２の回路装置３のクロックをクロックＢで表してい
る。
【００１１】４は第１の回路手段であって、例えば第１
の回路装置２に備えられて、第１の回路装置２のクロッ
クＡに応じたパルス列を生成して出力するものである。
この第１の回路手段４は、第１の回路装置２のクロック
Ａをそのまま出力していくことがある。
の回路装置２に備えられて、第１の回路装置２のクロッ
クＡに応じたパルス列を生成して出力するものである。
この第１の回路手段４は、第１の回路装置２のクロック
Ａをそのまま出力していくことがある。
【００１２】５は第２の回路装置３の備える第２の回路
手段であって、第２の回路装置３のクロックＢをサンプ
リング信号として用いて第１の回路手段４の出力するパ
ルス列をサンプリングして出力するもの、６は第２の回
路装置３の備える第３の回路手段であって、第２の回路
手段５の出力するパルス列を第２の回路装置３のクロッ
クＢに従って１クロック分遅延して出力するもの、７は
第２の回路装置３の備える第４の回路手段であって、第
２の回路手段５の出力するパルス列と、第３の回路手段
６の出力するパルス列とを入力として、第１の回路装置
１のクロックＡと概略等しい周期を持つパルス列を生成
して出力するものである。
手段であって、第２の回路装置３のクロックＢをサンプ
リング信号として用いて第１の回路手段４の出力するパ
ルス列をサンプリングして出力するもの、６は第２の回
路装置３の備える第３の回路手段であって、第２の回路
手段５の出力するパルス列を第２の回路装置３のクロッ
クＢに従って１クロック分遅延して出力するもの、７は
第２の回路装置３の備える第４の回路手段であって、第
２の回路手段５の出力するパルス列と、第３の回路手段
６の出力するパルス列とを入力として、第１の回路装置
１のクロックＡと概略等しい周期を持つパルス列を生成
して出力するものである。
【００１３】８は第２の回路装置３の備えるカウンタ手
段であって、第２の回路装置３のクロックＢを計数する
もの、９は第２の回路装置３の備える計数停止手段であ
って、カウンタ８の計数値の歩進を停止させるのもの、
１０は第２の回路装置３の備えるアラーム発生手段であ
って、カウンタ手段８の計数値が規定値に達するとき
に、その旨のアラームを発生するものである。
段であって、第２の回路装置３のクロックＢを計数する
もの、９は第２の回路装置３の備える計数停止手段であ
って、カウンタ８の計数値の歩進を停止させるのもの、
１０は第２の回路装置３の備えるアラーム発生手段であ
って、カウンタ手段８の計数値が規定値に達するとき
に、その旨のアラームを発生するものである。
【００１４】
【作用】本発明では、第１の回路手段４は、例えば、第
１の回路装置２のクロックＡの立ち上がりを検出して、
その立ち上がりを契機にして出力値を反転させていくこ
とを繰り返していくことで、第１の回路装置２のクロッ
クＡに応じたパルス列を生成して出力していく。
１の回路装置２のクロックＡの立ち上がりを検出して、
その立ち上がりを契機にして出力値を反転させていくこ
とを繰り返していくことで、第１の回路装置２のクロッ
クＡに応じたパルス列を生成して出力していく。
【００１５】この第１の回路手段４のパルス列出力を受
けて、第２の回路手段５は、第２の回路装置３のクロッ
クＢをサンプリング信号として用いてこの第１の回路手
段４の出力するパルス列をサンプリングして出力し、こ
の第２の回路手段５のパルス列出力を受けて、第３の回
路手段６は、この第２の回路手段５の出力するパルス列
を第２の回路装置３のクロックＢに従って１クロック分
遅延して出力する。
けて、第２の回路手段５は、第２の回路装置３のクロッ
クＢをサンプリング信号として用いてこの第１の回路手
段４の出力するパルス列をサンプリングして出力し、こ
の第２の回路手段５のパルス列出力を受けて、第３の回
路手段６は、この第２の回路手段５の出力するパルス列
を第２の回路装置３のクロックＢに従って１クロック分
遅延して出力する。
【００１６】そして、第４の回路手段７は、例えば、第
２の回路手段５の出力するパルス列と、第３の回路手段
６の出力するパルス列との排他的論理和値を算出して出
力していくことで、第１の回路装置１のクロックＡと概
略等しい周期を持つパルス列を生成して出力する。
２の回路手段５の出力するパルス列と、第３の回路手段
６の出力するパルス列との排他的論理和値を算出して出
力していくことで、第１の回路装置１のクロックＡと概
略等しい周期を持つパルス列を生成して出力する。
【００１７】このようにして、本発明では、規定周期の
クロックで動作する第１の回路装置２と、この周期より
も短い規定周期のクロックで動作する第２の回路装置３
とを備えるデータ処理装置１にあって、第２の回路装置
３は、自装置内で、第１の回路装置２のクロックＡと概
略等しい周期を持つパルス列を生成する機能を持つこと
から、第１の回路装置２からのデータ転送の正常・異常
の判断に用いる時間経過を余裕を見ることなく正確に設
定することが可能になるというように高効率の処理が可
能になる。
クロックで動作する第１の回路装置２と、この周期より
も短い規定周期のクロックで動作する第２の回路装置３
とを備えるデータ処理装置１にあって、第２の回路装置
３は、自装置内で、第１の回路装置２のクロックＡと概
略等しい周期を持つパルス列を生成する機能を持つこと
から、第１の回路装置２からのデータ転送の正常・異常
の判断に用いる時間経過を余裕を見ることなく正確に設
定することが可能になるというように高効率の処理が可
能になる。
【００１８】
【実施例】以下、実施例に従って本発明を詳細に説明す
る。図２に、本発明を具備するデータ処理装置１のシス
テム構成の一例を図示する。
る。図２に、本発明を具備するデータ処理装置１のシス
テム構成の一例を図示する。
【００１９】図中、２０は共通バス、２１は共通バス２
０に接続されるプロセッサ、２２は共通バス２０に接続
されるアダプタ、２３は共通バス２０に接続されるバス
・ハンドラーであって、共通バス２０上の各モジュール
（プロセッサ２１／アダプタ２２）に対してクロックを
供給するとともに、各モジュールのバス使用要求信号を
受けてアービトレーションを行い使用許可信号を発行す
るものである。
０に接続されるプロセッサ、２２は共通バス２０に接続
されるアダプタ、２３は共通バス２０に接続されるバス
・ハンドラーであって、共通バス２０上の各モジュール
（プロセッサ２１／アダプタ２２）に対してクロックを
供給するとともに、各モジュールのバス使用要求信号を
受けてアービトレーションを行い使用許可信号を発行す
るものである。
【００２０】図３に、このプロセッサ２１の装置構成を
図示する。この図に示すように、プロセッサ２１は、Ｃ
ＰＵ３０と、メモリ３１と、メモリ・コントロール・ユ
ニット３２と、バス・コントローラ３３とから構成さ
れ、これらの各ユニットは内部バス３４で接続される構
成が採られる。
図示する。この図に示すように、プロセッサ２１は、Ｃ
ＰＵ３０と、メモリ３１と、メモリ・コントロール・ユ
ニット３２と、バス・コントローラ３３とから構成さ
れ、これらの各ユニットは内部バス３４で接続される構
成が採られる。
【００２１】図４に、このプロセッサ２１の備えるバス
・コントローラ３３の装置構成を図示する。この図に示
すように、バス・コントローラ３３は、バッファ４０
と、受信制御回路４１と、送信制御回路４２と、受信同
期化回路４３と、送信同期化回路４４と、内部転送制御
部４５と、命令制御部４６とを備える構成を採って、バ
ス・ハンドラー２３から供給されるバスクロックと、プ
ロセッサ２１の内部で作られるこのバスクロックよりも
短い周期を持つ内部クロックとの２つのクロックを入力
として動作して、ＣＰＵ３０からの命令をアダプタ２２
に伝えたり、アダプタ２２のデータ転送要求を受け付け
てメモリ３１との間でデータ転送を行ったり、アダプタ
２２の割り込みをＣＰＵ３０へ伝えたりする。ここで、
図中に示すクロック境界から共通バス２０部分がバスク
ロックで動作する部分であり、一方、図中に示すクロッ
ク境界から内部バス３４部分が内部クロックで動作する
部分である。
・コントローラ３３の装置構成を図示する。この図に示
すように、バス・コントローラ３３は、バッファ４０
と、受信制御回路４１と、送信制御回路４２と、受信同
期化回路４３と、送信同期化回路４４と、内部転送制御
部４５と、命令制御部４６とを備える構成を採って、バ
ス・ハンドラー２３から供給されるバスクロックと、プ
ロセッサ２１の内部で作られるこのバスクロックよりも
短い周期を持つ内部クロックとの２つのクロックを入力
として動作して、ＣＰＵ３０からの命令をアダプタ２２
に伝えたり、アダプタ２２のデータ転送要求を受け付け
てメモリ３１との間でデータ転送を行ったり、アダプタ
２２の割り込みをＣＰＵ３０へ伝えたりする。ここで、
図中に示すクロック境界から共通バス２０部分がバスク
ロックで動作する部分であり、一方、図中に示すクロッ
ク境界から内部バス３４部分が内部クロックで動作する
部分である。
【００２２】図５に、このバス・コントローラ３３が持
つ本発明に係る部分の回路構成の一実施例を図示する。
図中の点線は、上述のクロック境界を表しており、この
点線よりも上側部分が内部クロックで動作する回路部
分、この点線よりも下側部分がバスクロックで動作する
回路部分を表している。
つ本発明に係る部分の回路構成の一実施例を図示する。
図中の点線は、上述のクロック境界を表しており、この
点線よりも上側部分が内部クロックで動作する回路部
分、この点線よりも下側部分がバスクロックで動作する
回路部分を表している。
【００２３】図中、５０はバスクロック動作領域に設け
られるＤ型フリップフロップであって、反転出力端子の
論理レベルをＤ端子に入力する構成を採って、バスクロ
ックの立ち上がりでもってＤ端子に入力される論理レベ
ルをラッチして出力端子から出力するものである。
られるＤ型フリップフロップであって、反転出力端子の
論理レベルをＤ端子に入力する構成を採って、バスクロ
ックの立ち上がりでもってＤ端子に入力される論理レベ
ルをラッチして出力端子から出力するものである。
【００２４】５１は内部クロック領域に設けられるＤ型
フリップフロップであって、Ｄ型フリップフロップ５０
の出力端子の論理レベルをＤ端子に入力する構成を採っ
て、内部クロックの立ち上がりでもってＤ端子に入力さ
れる論理レベルをラッチして出力端子から出力するも
の、５２は内部クロック領域に設けられるＤ型フリップ
フロップであって、Ｄ型フリップフロップ５１の出力端
子の論理レベルをＤ端子に入力する構成を採って、内部
クロックの立ち上がりでもってＤ端子に入力される論理
レベルをラッチして出力端子から出力するもの、５３は
内部クロック領域に設けられるＤ型フリップフロップで
あって、Ｄ型フリップフロップ５２の出力端子の論理レ
ベルをＤ端子に入力する構成を採って、内部クロックの
立ち上がりでもってＤ端子に入力される論理レベルをラ
ッチして出力端子から出力するものである。
フリップフロップであって、Ｄ型フリップフロップ５０
の出力端子の論理レベルをＤ端子に入力する構成を採っ
て、内部クロックの立ち上がりでもってＤ端子に入力さ
れる論理レベルをラッチして出力端子から出力するも
の、５２は内部クロック領域に設けられるＤ型フリップ
フロップであって、Ｄ型フリップフロップ５１の出力端
子の論理レベルをＤ端子に入力する構成を採って、内部
クロックの立ち上がりでもってＤ端子に入力される論理
レベルをラッチして出力端子から出力するもの、５３は
内部クロック領域に設けられるＤ型フリップフロップで
あって、Ｄ型フリップフロップ５２の出力端子の論理レ
ベルをＤ端子に入力する構成を採って、内部クロックの
立ち上がりでもってＤ端子に入力される論理レベルをラ
ッチして出力端子から出力するものである。
【００２５】５４は内部クロック領域に設けられるＥＯ
Ｒ回路であって、Ｄ型フリップフロップ５２の出力端子
の論理レベルと、Ｄ型フリップフロップ５３の出力端子
の論理レベルとを入力として、この２つの論理レベルの
排他的論理和値を算出して出力するもの、５５は内部ク
ロック領域に設けられるＡＮＤ回路であって、後述する
タイマー５６のビット数分用意されて、ＥＯＲ回路５４
が“０”レベルを出力するときには、このタイマー５６
の現在の計数値に“１”加算した値を出力するととも
に、ＥＯＲ回路５４が“１”レベルを出力するときに
は、“０”を出力するものである。
Ｒ回路であって、Ｄ型フリップフロップ５２の出力端子
の論理レベルと、Ｄ型フリップフロップ５３の出力端子
の論理レベルとを入力として、この２つの論理レベルの
排他的論理和値を算出して出力するもの、５５は内部ク
ロック領域に設けられるＡＮＤ回路であって、後述する
タイマー５６のビット数分用意されて、ＥＯＲ回路５４
が“０”レベルを出力するときには、このタイマー５６
の現在の計数値に“１”加算した値を出力するととも
に、ＥＯＲ回路５４が“１”レベルを出力するときに
は、“０”を出力するものである。
【００２６】５６は内部クロック領域に設けられるタイ
マーであって、例えば４ビットのカウンタで構成され
て、内部クロックの立ち上がり時に、後述するデコーダ
５７のデコード出力レベルが“１”（タイマー５６の計
数値が“Ｆ”を意味する）のときには計数値を保持し、
デコード出力レベルが“０”（タイマー５６の計数値が
“Ｆ”以外を意味する）のときにはＡＮＤ回路５５の出
力する値をそのまま読み込むもの、５７は内部クロック
領域に設けられるデコーダであって、タイマー５６の計
数値が“Ｆ”を示すときに、タイマー５６の計数処理を
停止させるとともにバスクロック停止障害信号を出力す
るものである。
マーであって、例えば４ビットのカウンタで構成され
て、内部クロックの立ち上がり時に、後述するデコーダ
５７のデコード出力レベルが“１”（タイマー５６の計
数値が“Ｆ”を意味する）のときには計数値を保持し、
デコード出力レベルが“０”（タイマー５６の計数値が
“Ｆ”以外を意味する）のときにはＡＮＤ回路５５の出
力する値をそのまま読み込むもの、５７は内部クロック
領域に設けられるデコーダであって、タイマー５６の計
数値が“Ｆ”を示すときに、タイマー５６の計数処理を
停止させるとともにバスクロック停止障害信号を出力す
るものである。
【００２７】５８は内部クロック領域に設けられるタイ
マーであって、内部クロックの立ち上がり時に、ＥＯＲ
回路５４が“１”レベルを出力しているときには計数値
をカウントアップするとともに、ＥＯＲ回路５４が
“０”レベルを出力しているときには計数値をそのまま
保持し続けるものである。
マーであって、内部クロックの立ち上がり時に、ＥＯＲ
回路５４が“１”レベルを出力しているときには計数値
をカウントアップするとともに、ＥＯＲ回路５４が
“０”レベルを出力しているときには計数値をそのまま
保持し続けるものである。
【００２８】次に、図６及び図７に示すタイムチャート
に従って、このように構成される実施例の動作処理につ
いて説明する。バスクロック動作領域に設けられるＤ型
フリップフロップ５０は、図６のタイムチャートに示す
ように、バスクロックの立ち上がりを契機にして出力端
子の論理レベルを反転させていくことを繰り返していく
ことで、バスクロックの周期の倍の周期を持つパルス列
を生成していくよう処理する。ここで、図６中の仮想の
タイマーは、このバスクロックを計数することで時間経
過を計時する仮想的なタイマーである。
に従って、このように構成される実施例の動作処理につ
いて説明する。バスクロック動作領域に設けられるＤ型
フリップフロップ５０は、図６のタイムチャートに示す
ように、バスクロックの立ち上がりを契機にして出力端
子の論理レベルを反転させていくことを繰り返していく
ことで、バスクロックの周期の倍の周期を持つパルス列
を生成していくよう処理する。ここで、図６中の仮想の
タイマーは、このバスクロックを計数することで時間経
過を計時する仮想的なタイマーである。
【００２９】このＤ型フリップフロップ５０の生成する
パルス列を受けて、図６のタイムチャートに示すよう
に、Ｄ型フリップフロップ５１は、バスクロックよりも
短い周期の内部クロックをサンプリング信号として用い
てこのＤ型フリップフロップ５０の生成するパルス列を
サンプリングし、そして、Ｄ型フリップフロップ５２
は、このＤ型フリップフロップ５１の出力するパルス列
を１内部クロック分遅延し、そして、更に、Ｄ型フリッ
プフロップ５３は、このＤ型フリップフロップ５２の出
力するパルス列を１内部クロック分遅延する。
パルス列を受けて、図６のタイムチャートに示すよう
に、Ｄ型フリップフロップ５１は、バスクロックよりも
短い周期の内部クロックをサンプリング信号として用い
てこのＤ型フリップフロップ５０の生成するパルス列を
サンプリングし、そして、Ｄ型フリップフロップ５２
は、このＤ型フリップフロップ５１の出力するパルス列
を１内部クロック分遅延し、そして、更に、Ｄ型フリッ
プフロップ５３は、このＤ型フリップフロップ５２の出
力するパルス列を１内部クロック分遅延する。
【００３０】このようにして、Ｄ型フリップフロップ５
２，５３がパルス列を出力していくときに、ＥＯＲ回路
５４は、この２つのＤ型フリップフロップ５２，５３の
出力値の排他的論理和値を算出していくことで、図６の
タイムチャートに示すように、この２つのＤ型フリップ
フロップ５２，５３の出力値のいずれ一方が“１”レベ
ルを示すとともに他方が“０”レベルを示すときには
“１”レベルを表示し、双方共に“１”レベルか“０”
レベルを示すときには“０”レベルを表示するパルス列
を生成していく。
２，５３がパルス列を出力していくときに、ＥＯＲ回路
５４は、この２つのＤ型フリップフロップ５２，５３の
出力値の排他的論理和値を算出していくことで、図６の
タイムチャートに示すように、この２つのＤ型フリップ
フロップ５２，５３の出力値のいずれ一方が“１”レベ
ルを示すとともに他方が“０”レベルを示すときには
“１”レベルを表示し、双方共に“１”レベルか“０”
レベルを示すときには“０”レベルを表示するパルス列
を生成していく。
【００３１】このＥＯＲ回路５４の生成するパルス列を
受けて、タイマー５８は、内部クロックの立ち上がり時
に、ＥＯＲ回路５４が“１”レベルを出力しているとき
には計数値をカウントアップするとともに、ＥＯＲ回路
５４が“０”レベルを出力しているときには計数値をそ
のまま保持し続けるよう処理することで、図６のタイム
チャートに示すように、バスクロック動作領域に設けら
れる仮想のタイマーと概略同一のカウントアップ形態に
従って時間経過を計時していくことになる。
受けて、タイマー５８は、内部クロックの立ち上がり時
に、ＥＯＲ回路５４が“１”レベルを出力しているとき
には計数値をカウントアップするとともに、ＥＯＲ回路
５４が“０”レベルを出力しているときには計数値をそ
のまま保持し続けるよう処理することで、図６のタイム
チャートに示すように、バスクロック動作領域に設けら
れる仮想のタイマーと概略同一のカウントアップ形態に
従って時間経過を計時していくことになる。
【００３２】この動作時に、タイマー５６は、バスクロ
ックが正常に生成されているときにはＥＯＲ回路５４が
繰り返し“１”／“０”レベルを出力し続けることにな
るので、図６のタイムチャートに示すように、計数値を
“１”以上にカウントアップすることはないが、バスク
ロックが生成されないときにはＥＯＲ回路５４が“０”
レベルを出力し続けることになるので、図７のタイムチ
ャートに示すように、計数値をカウントアップし続けて
いく。このカウントアップ処理を受けて、デコーダ５７
は、タイマー５６の計数値が“Ｆ”を示すときにバスク
ロック停止障害信号を出力していくよう動作することに
なる。
ックが正常に生成されているときにはＥＯＲ回路５４が
繰り返し“１”／“０”レベルを出力し続けることにな
るので、図６のタイムチャートに示すように、計数値を
“１”以上にカウントアップすることはないが、バスク
ロックが生成されないときにはＥＯＲ回路５４が“０”
レベルを出力し続けることになるので、図７のタイムチ
ャートに示すように、計数値をカウントアップし続けて
いく。このカウントアップ処理を受けて、デコーダ５７
は、タイマー５６の計数値が“Ｆ”を示すときにバスク
ロック停止障害信号を出力していくよう動作することに
なる。
【００３３】このようにして、バス・コントローラ３３
の内部クロック領域では、バスクロック動作領域に設け
られる仮想のタイマーと概略同一のカウントアップ形態
に従って時間経過を計時していけるようになるととも
に、バスクロックの障害を正確に検出できるようにな
る。
の内部クロック領域では、バスクロック動作領域に設け
られる仮想のタイマーと概略同一のカウントアップ形態
に従って時間経過を計時していけるようになるととも
に、バスクロックの障害を正確に検出できるようにな
る。
【００３４】図８に、図５の実施例と別の構成を採る本
発明の他の実施例を図示する。この実施例では、Ｄ型フ
リップフロップ５０が省略されて、バスクロックをＤ型
フリップフロップ５１のＤ端子に直接入力する構成を採
っている。そして、ＥＯＲ回路５４の代わりにＡＮＤ回
路５９を備える構成を採って、このＡＮＤ回路５９に対
して、Ｄ型フリップフロップ５２の出力端子の論理レベ
ルと、Ｄ型フリップフロップ５３の反転出力端子（図５
の実施例では出力端子）の論理レベルとを入力するとと
もに、このＡＮＤ回路５９の出力をＡＮＤ回路５５／タ
イマー５８に入力する構成を採っている。
発明の他の実施例を図示する。この実施例では、Ｄ型フ
リップフロップ５０が省略されて、バスクロックをＤ型
フリップフロップ５１のＤ端子に直接入力する構成を採
っている。そして、ＥＯＲ回路５４の代わりにＡＮＤ回
路５９を備える構成を採って、このＡＮＤ回路５９に対
して、Ｄ型フリップフロップ５２の出力端子の論理レベ
ルと、Ｄ型フリップフロップ５３の反転出力端子（図５
の実施例では出力端子）の論理レベルとを入力するとと
もに、このＡＮＤ回路５９の出力をＡＮＤ回路５５／タ
イマー５８に入力する構成を採っている。
【００３５】図９に、この実施例のタイムチャートを図
示する。このタイムチャートに示すように、この実施例
に従う場合にも、タイマー５８は、バスクロック動作領
域に設けられる仮想のタイマーと概略同一のカウントア
ップ形態に従って時間経過を計時していくことになる。
示する。このタイムチャートに示すように、この実施例
に従う場合にも、タイマー５８は、バスクロック動作領
域に設けられる仮想のタイマーと概略同一のカウントア
ップ形態に従って時間経過を計時していくことになる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
規定周期のクロックで動作する第１の回路装置と、この
周期よりも短い規定周期のクロックで動作する第２の回
路装置とを備えるデータ処理装置にあって、第２の回路
装置は、自装置内で、第１の回路装置のクロックと概略
等しい周期を持つパルス列を生成する機能を持つことか
ら、第１の回路装置からのデータ転送の正常・異常の判
断に用いる時間経過を余裕を見ることなく正確に設定す
ることが可能になるというように高効率の処理が可能に
なる。
規定周期のクロックで動作する第１の回路装置と、この
周期よりも短い規定周期のクロックで動作する第２の回
路装置とを備えるデータ処理装置にあって、第２の回路
装置は、自装置内で、第１の回路装置のクロックと概略
等しい周期を持つパルス列を生成する機能を持つことか
ら、第１の回路装置からのデータ転送の正常・異常の判
断に用いる時間経過を余裕を見ることなく正確に設定す
ることが可能になるというように高効率の処理が可能に
なる。
【図１】本発明の原理構成図である。
【図２】本発明のデータ処理装置のシステム構成例であ
る。
る。
【図３】プロセッサの装置構成図である。
【図４】バス・コントローラの装置構成図である。
【図５】本発明の一実施例である。
【図６】タイムチャートの一例である。
【図７】タイムチャートの一例である。
【図８】本発明の他の実施例である。
【図９】タイムチャートの一例である。
１ データ処理装置 ２ 第１の回路装置 ３ 第２の回路装置 ４ 第１の回路手段 ５ 第２の回路手段 ６ 第３の回路手段 ７ 第４の回路手段 ８ カウンタ手段 ９ 計数停止手段 １０ アラーム発生手段
Claims (3)
- 【請求項１】 規定周期のクロックで動作する第１の回
路装置と、該周期よりも短い規定周期のクロックで動作
する第２の回路装置とを備えるデータ処理装置におい
て、 上記第１の回路装置のクロックに応じたパルス列を生成
して出力する第１の回路手段(4) を備える構成を採り、 かつ、上記第２の回路装置が、 上記第１の回路手段(4) の出力するパルス列を入力と
し、上記第２の回路装置のクロックをサンプリング信号
として用いて該パルス列をサンプリングして出力する第
２の回路手段(5) と、 上記第２の回路手段(5) の出力するパルス列を入力と
し、該パルス列を上記第２の回路装置のクロックに従っ
て１クロック分遅延して出力する第３の回路手段(6)
と、 上記第２の回路手段(5) の出力するパルス列と、上記第
３の回路手段(6) の出力するパルス列とを入力とし、こ
れらのパルス列に規定の演算処理を施すことで上記第１
の回路装置のクロックと概略等しい周期を持つパルス列
を生成して出力する第４の回路手段(7) とを備えること
を、 特徴とするデータ処理装置。 - 【請求項２】 請求項１記載のデータ処理装置におい
て、 第１の回路手段(4) は、第１の回路装置のクロックをそ
のまま出力していくよう処理することを、 特徴とするデータ処理装置。 - 【請求項３】 請求項１又は２記載のデータ処理装置に
おいて、 第２の回路装置が、 第２の回路装置のクロックを計数するカウンタ手段(8)
と、 第４の回路手段(7) がパルス列を出力している間、上記
カウンタ手段(8) の計数値の歩進を停止させる計数停止
手段(9) と、 上記カウンタ手段(8) の計数値が規定値に達するとき
に、その旨のアラーム信号を出力するアラーム発生手段
(10)とを備えることを、 特徴とするデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5148766A JPH0713657A (ja) | 1993-06-21 | 1993-06-21 | データ処理装置 |
| US08/214,705 US6201845B1 (en) | 1993-06-21 | 1994-03-18 | Data processing apparatus adapted for data transfer between circuit units operating with different clock cycles |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5148766A JPH0713657A (ja) | 1993-06-21 | 1993-06-21 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713657A true JPH0713657A (ja) | 1995-01-17 |
Family
ID=15460178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5148766A Withdrawn JPH0713657A (ja) | 1993-06-21 | 1993-06-21 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6201845B1 (ja) |
| JP (1) | JPH0713657A (ja) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0624291B2 (ja) * | 1985-04-17 | 1994-03-30 | 日本電気株式会社 | 位相検出回路 |
| US4845437A (en) * | 1985-07-09 | 1989-07-04 | Minolta Camera Kabushiki Kaisha | Synchronous clock frequency conversion circuit |
| US4873703A (en) * | 1985-09-27 | 1989-10-10 | Hewlett-Packard Company | Synchronizing system |
| US5115455A (en) * | 1990-06-29 | 1992-05-19 | Digital Equipment Corporation | Method and apparatus for stabilized data transmission |
| JP2736474B2 (ja) | 1990-08-01 | 1998-04-02 | 三菱電機株式会社 | データ処理装置 |
| US5138633A (en) * | 1990-11-19 | 1992-08-11 | At&T Bell Laboratories | Method and apparatus for adaptively retiming and regenerating digital pulse signals |
| JP2888022B2 (ja) * | 1992-04-02 | 1999-05-10 | 三菱電機株式会社 | 通信制御装置 |
| DE19526332A1 (de) * | 1995-07-19 | 1997-01-23 | Sel Alcatel Ag | Einrichtung und Verfahren zum Übertragen von digitalisierten Signalen |
-
1993
- 1993-06-21 JP JP5148766A patent/JPH0713657A/ja not_active Withdrawn
-
1994
- 1994-03-18 US US08/214,705 patent/US6201845B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6201845B1 (en) | 2001-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4835728A (en) | Deterministic clock control apparatus for a data processing system | |
| JPH08278826A (ja) | マイクロプロセッサ、クロック制御回路、および内部マイクロプロセッサクロック信号の周波数をダイナミックに変えるための方法 | |
| EP1237282A1 (en) | Circuit for the detection of clock signal period abnormalities | |
| JPH0713657A (ja) | データ処理装置 | |
| JP2000076860A (ja) | 半導体メモリ装置における出力制御信号発生方法と出力バッファ制御回路、及びその半導体メモリ装置 | |
| JPH1185304A (ja) | クロック入力制御回路 | |
| JPH11219305A (ja) | マイクロコンピュータのリセット装置及びマイクロコンピュータのリセット方法 | |
| KR100494114B1 (ko) | 타이머 회로 | |
| KR100206906B1 (ko) | 타이머/카운터 회로 | |
| JP3629825B2 (ja) | ディジタルリレーのサンプリング同期監視方式 | |
| JPS63312754A (ja) | エラ−発生回路 | |
| JPH04312050A (ja) | データ転送速度測定回路 | |
| JPH06131209A (ja) | 擬似エラー発生方式 | |
| KR200262927Y1 (ko) | 클럭 페일 검출장치 | |
| JPH04106637A (ja) | ストール検出回路 | |
| JPH01231420A (ja) | パルス検出回路 | |
| JPS63241622A (ja) | デ−タ処理装置 | |
| JPH0894660A (ja) | パルス計測装置 | |
| JPH09214490A (ja) | 調停回路 | |
| JPH0553802A (ja) | レジスタの二度読み防止回路 | |
| JPH04235637A (ja) | クロック停止回路 | |
| JPH05257747A (ja) | Ｃｐｕ監視装置 | |
| JPS61269737A (ja) | タイマ割り込み補正回路 | |
| JPH0933579A (ja) | 周期測定回路 | |
| JPH05191236A (ja) | クロック断検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |