JPH01231420A - パルス検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） １度パルス入力があるとその後の一定時間は再度パルス
入力があってらそのパルス入力は検出しないようにする
パルス検出回路に関し、比較的小さい回路規模で構成で
きることを目的とし、 パルス入力をクロック入力として０人力を！ｌレベルに
固定したＤフリップフロップからなり、パルス入力の立
上りを検出するパルスひ１つ検出部と１，１０フリツプ
フロツプのＱ出力をシリアル入力として一定時間を計測
するためのり［１ツクをり［１ツク入力とした、一定時
間及び該一定時間５１測用クロック周期に応じて決定さ
れた段数のシフトレジスタからなり、該一定時間計測用
り０ツクに同１１ＪＩ　してパルス検出を行なうとノξ
に、該シフトレジスタの最終段出力をパルス立上り検出
部のＤフリップフ［〕ツブにリセット１３号として供給
する同期化回路及びシフトレジスタ部とからなる構成と
する。

（産業上の利用分野） 本発明は、１麿パルス入ツノがあるとその後の一定時間
は再麿パルス入力があってらそのパルス入力は検出しな
いようにするパルス検出回路に関りる。

例えば、加入者線の伝送線路において、線路途中に分岐
点がある場合、この部分で信号反射が起り、本来の伝送
信号の後に一定時間内に反射信号が伝送される。そこで
このような状態の時、本来の伝送信号のみを検出し、そ
の後の一定時間内に入来する反射信号を受付けないよう
にするパルス検出回路が必要とされる。

〔従来の技術〕

第４図は従来回路の概念図を示す。同図（Ａ＞はブロッ
ク図、同図（Ｂ）〜（Ｆ）は動作タイムチャートである
。パルス入力（第４図（Ｂ））があるとパルス立上り検
出部１でこれが検出されてパルス立上り検出信号（第４
図（Ｃ））（後述の追加パルス検出禁止時間τに相当す
るパルス幅をもつ）が取出され、同期化回路及び微分回
路２でりＯツクに同１’ｌｌ　ｔ、たパルス検出信号（
第４図（０））及びタイマ３のタイマ・スタート信号（
第４図（Ｅ））とされる。この場合、入力パルスがタイ
マ３のクロックと非同期である場合、パルス立上り検出
信号で直接タイマ３のスタートをかけるとタイマ３のク
ロックとスタートとが非同期になって誤動作を生じるの
で、これを防ぐためにパルス立上り検出信号をタイマ３
のクロックでラッチする。

タイマ・スタート信号は追加パルス検出部Ｉ）時間τを
計測するタイマ３に供給されてこれをスタートさセ、タ
イマ３が所定の追加パルス検出禁止時間τを計測（クロ
ックのτ相当数をカウント）するとタイマ値検出部４で
これが検出され、リセット信号（第４図（Ｆ））が塀出
されてパルス立上り検出部１をリセットしてパルスＸ′
を上り検出信号（第４図（Ｃ））をルベルにする。追加
パルス検出禁止部間τはパルス立上り検出部１の出力は
（」レベルであるので、パルス立上り検出信号がＨレベ
ルにな−）だ後に人力されるｉＧ加パルスによってパル
ス立上り検出信号レベルは変化しない。

第５図は第４図に丞す従来回路の具体的回路図を示し、
第５図中、第４図と同一構成部分には同一番ｇをｆ＝Ｉ
す。このらのは、追加パルス検出禁止時間τをクロック
の５〜６固１Ｉ１３とした場合の回路図である。第６図
は第５図に示す回路の’Ｉｆ）＋作タイムチャートを示
す。

パルス入力（第６図（Ｂ））がパルス立上り検出部１の
Ｄフリップフロップ（以下Ｆ／Ｆと記す）＃１（Ｄ入力
が予めトルベルに固定されている）のクロック端子に供
給され、Ｆ／Ｆ＃１のＱ出力（第６図（Ｃ））は「−レ
ベルからＨレベルに変化してＦ／Ｆ＃２に供給される。

Ｆ／Ｆ＃２にはクロック（第６図（Ａ））が供給されて
おり、パルス入力の立上り以後の最初のクロックで「／
Ｆ＃２のＱ出ノｊ（第６図（Ｄ））はトルベルから１ル
ベルに変化する。この場合、Ｆ／Ｆ＃２のＱ出力の立上
りタイミングは、パルス入力の立上りタイミング（Ｆ／
Ｆ＃１のＱ出力の立上りタイミング）が第６図（Ｂ）、
（Ｃ）に−点鎖線で示すタイミングから破線で示すタイ
ミングまでの間のどこであっても第６図（Ｄ）に示すタ
イミングとなる。

Ｆ／Ｆ＃２のＱ出力はＦ／Ｆ＃２と同じクロックが供給
されているＦ／Ｆ＃３に供給され、クロックに同期して
Ｆ／Ｆ＃３のＱ出力（第６図（［））はトルベルから１
ルベルになり、パルス検出信号として取出される。Ｆ／
Ｆ＃２のＱ出力（第６図（Ｄ））及びＦ／Ｆ＃３のσ出
力はナントゲートＮでプントをとられ、タイマ３を構成
する１６進カウンタＣにトルベルの０−ド入力（第６図
（Ｆ））として供給される。１６進カウンタＣのり０ツ
ク端子にはクロック（第６図（Ａ））をインバータ■で
反転したものが供給されているが、［コード入力（第６
図（Ｆ））の入来によってイのカウンタ値（第６図（Ｈ
））はｒｌｌＪ（Ｂで示？ｔ′）にセットされ、この値
からＮ２Ｊ（Ｃで丞づ）、ｒ１３Ｊ　　（Ｄで示す）、
ｒ１４ｊ（Ｅで示づ）、Ｎ５Ｊ　　（Ｆで示す）という
ようにカウントアツプ変化する。このとぎ、力・クンタ
Ｃはロード入力の入来によってカウンタｆｉｎ　ｒ　１
１　Ｊ〜ｒ　１　／Ｉ−１までの間トルベルのＲＣ出力
（第６図（Ｉ））を出ツノ　す　る　。

カウンタＣのＲＣ出力はタイン値検出部４を構成するＦ
／Ｆ＃５に供給され、Ｆ／Ｆ＃５からはクロックに同期
したＣ出力（第６図（Ｊ））が取出され、トルベルのリ
セット信号としてＦ／Ｆ　＃１のリセット端子に供給さ
れてこれをリセットする。この場合、Ｆ／Ｆ＃５のσ出
力＋、ＬカウンタＣにカウント値アップを可能にするイ
ネーブル入力（第６図（Ｇ））として供給され、カウン
タＣが最終カウント値ｒ１５Ｊ　　（Ｆ）になった以後
はトルベルになってｆｉ、ｌ１ｊｌｌｆｊｒ１５Ｊを保
持する。

ここで、Ｆ／Ｆ＃１のＣ出力がトルベルになっている間
にパルス入力があったどしてもＦ　／　Ｆ　＃１のＣ出
力は１−ルベルになっているので何ら変化はない。又、
Ｆ／Ｆ＃１のＣ出力がトルベルからトルベルに変化した
後からはＦ／Ｆ＃５のＣ出力がトルベルのりヒツト信号
としてＦ／Ｆ＃１に供給されてこれをリセットしている
ので、このＬレベルリヒット信号が出力されている間に
パルス人力があってちＦ／Ｆ＃１は１−レベルのままで
あり、パルス検出は行なわれない。そして、Ｆ　／′Ｆ
　＃　５のＣ出力が１ルベルに戻ってからは、パルス検
出が再び可能となる。

（発明が解決しようとする課題） 上記従来回路は、これをＴＴＬ　　［Ｃ（ｔ−ランジス
タ・トランジスウ・ロジック構成のＩＣ）で構成しよう
とする場合、Ｆ／Ｆ＃１で１個のＩＣ１同じクロックを
用いてＦ／Ｆ＃２及びＦ／Ｆ＃３及びＦ／Ｆ＃５で１個
のＩＣ、ナントゲートＮで１個のＩＣ，インバータＩで
１個のＩＣ、カウンタＣで１個のＩＣの合５１５個のＩ
ｃが必要となり、回路規模が大きくなり、安価に構成で
きない問題貞があった。

本発明は、比較的小さい回路規模で構成できるパルス検
出回路を提供することを目的とする。

〔課題を解決するための手段］ 第１図は本発明回路の原理図を示す。同図（△）は原理
ブロック図、同図（Ｂ）はその動作タイミングｆ　ｒ　
−１−である。同図中、１はパルス立上り検出部で、パ
ルス入力をクロック入力としてＤ入力を１ルベルに固定
したＤフリップフＩ］ツブからなり、パルス入力の立上
りを検出する。５は同期化回路及びシフトレジスタ部で
、パルス立トリ検出部１のＤフリップフロップのＣ出力
をシリアル入力として一定峙間を泪測するためのり「ｌ
ツクをクロック入力とした、一定時間及び一定ｎ間晶１
測用クロック周期に応じて決定された段数のシフトレジ
スタからなる。同期化回路及びシフトレジスタ部５では
一定時間Ｊ１測用り、［１ツクに同期してパルス検出を
行なうと共に、シフトレジスタの最終段出力をパルス立
上り検出部１のＤフリップフ［コツプにリセット信号と
して供給する。

〔作用〕

パルス入力があるとパルス立上り検出部１からパルス立
上り検出信号が取出され、同期化回路及びシフトレジス
タ部５からクロックに同期してパルス検出信号が出力さ
れると共に、その最終段からリセット信号が出力されて
パルス立上り検出部１のＤフリップフＬ’ｌツブをリセ
ットリ゛る。この場合、一定時間（追加パルス検出禁止
時間τ）の前半のτ／２はパルス立上り検出部ν〕は！
−ルベルを保持されており、その後半のτ／２はリセッ
ト信号が出力されてパルス立上り検出部１をリヒット状
態に保持する。

最初にパルス入力があってパルス立上り検出部１の出力
が１ルベルになると、一定時間τ中は再びパルス入力が
あってもパルス立上り検出部１の出力は再びし一レベル
から）−ルベルに変化することはない。

ここで、クロックに同期したパルス検出信号を１７６回
路及びパルス立上り検出部へのリセット信号を得る回路
を同じクロックを用いた複数段のシフトレジスタで構成
しており、このため、ＴＴＬＩＣで構成する場合、ＩＣ
の数を少なく構成でき、例えば、追加パルス検出禁止時
間τをりＤツクの５〜６周Ｉｔ１分とすると、パルス立
上り検出部１で１個のＩＣ，同期化回路及びシフトレジ
スタ部５で１１１１ｉｊのＩＣの合８１２個のＩＣで構
成できる。

〔実施例〕

第２図は本発明回路の一実施例の回路図を示し、同図中
、第１図と同一構成部分には同一番号を付す。このもの
は、従来例と同様に追加パルス検出禁止時間τをクロッ
クの５〜６周期とした場合の回路図である。第３図は第
２図に示す回路の動作タイムヂャートを示す。

本発明回路では、Ｆ／Ｆ＃２、＃３、＃４は同じクロッ
クを用いているので大質的にはシフトレジスタを形成し
ているのと同じことになり、Ｆ／Ｆ＃２、＃３、＃４に
て、従来例の同期化及びカウンタ（タイマ）スタート及
びタイマ幀検出等の動作を行なうものである。Ｆ／Ｆ＃
２、＃３、＃４にて同期化回路及びシフトレジスタ５が
構成されている。

初期状態として、Ｆ／Ｆ＃１〜＃４のＱ出力は全てトル
ベルとする。パルス入力（第３図（Ｂ））がパルス立上
り検出部１のフリップ７０ツブ＃１（Ｄ入力が予めトル
ベルに固定されている）のクロック端子に供給され、Ｆ
／Ｆ＃１のＱ出力（第３図（Ｃ））はトルベルからトル
ベルに変化してＦ／Ｆ＃２に供給される。Ｆ／Ｆ＃２に
はクロック（第３図（八））が供給されており、パルス
入力の立上り以侵の最初のクロックでＦ　／　Ｆ　＃　
２のＱ出力（第３図（Ｄ））はトルベルからトルベルに
変化する。この場合、従来例と同様に、Ｆ／Ｆ＃２のＱ
出力の立上りタイミングは、パルス入力の立上りタイミ
ング（Ｆ／Ｆ＃１のＱ出力の立上りタイミング）が第３
図（Ｂ）、（Ｃ）に−点鎖線で示すタイミングから破線
で示すタイミングまでの間のどこであっても第３図（Ｄ
）に示すタイミングとなる。

Ｆ／Ｆ＃２のＱ出力はＦ／Ｆ＃２と同じクロックが供給
されているＦ／Ｆ＃３に供給され、クロックに同期して
Ｆ／Ｆ＃３のＱ出力（第３図（［））（まトルベルから
トルベルになり、パルス検出信号として取出される。Ｆ
／Ｆ＃３のＱ出力（第３図（Ｅ））はＦ／Ｆ＃２、＃３
ど同じクロックが供給されているＦ／Ｆ＃４に供給され
、クロックに同期してＦ／Ｆ＃４のＱ出力（第３図（Ｆ
））（実際には外部に出力しない）はトルベルからトル
ベルになり、つまり、Ｆ／Ｆ＃４のσ出力（第３図（Ｇ
））はＨトルベルからしレベルになり、トルベルのリセ
ット信号としてＦ／Ｆ＃１のリセット端子に供給されて
これをリセットする。Ｆ／Ｆ＃４のσ出力の立下りによ
ってＦ／Ｆ＃１のＱ出力はトルベルからトルベルになり
、続いてＦ／Ｆ＃２のＱ出力、Ｆ／ｊ”＃３のＱ出力も
トルベルになる。

このように本発明では、パルス入力があってから追加パ
ルス検出禁ＩＩ−時間τの内、前半のτ／２ではＦ／Ｆ
＃１のＱ出力（パルス立上り検出部す）がトルベルであ
り、後半のτ／２ではＦ／Ｆ＃１はＦ／）“＃４のσ出
力によってリセット状態を保持される。

ここで、Ｆ／Ｆ＃１のＱ出ノ〕がトルベルになっている
間にパルス入力があったとし【もＦ／Ｆ＃１のＱ出力は
トルベルになっているので何ら変化はない。又、Ｆ／Ｆ
＃１のＱ出力が１ルベルからトルベルに変化した後から
は３クロック分の期間Ｆ／Ｆ＃４のＱ出力がトルベルの
リセッＩ−′信号としてＦ／Ｆ＃１に供給されてこれを
リセットしているので、このしレベルリセット信号が出
力されている間にパルス入力があってらＦ／Ｆ＃１はト
ルベルのままであり、パルス検出は行なわれない。

即ち、最初にパルス入力がトルベルからトルベルに変化
してＦ／Ｆ＃１のＱ出力がトルベルになると、追加パル
ス検出禁止１１７間τ中は再びパルス入力があってもＦ
／Ｆ＃１のＱ出力は再びＬレベルから１ルベルに変化す
ることはなく、Ｆ　／　Ｆ　＃３のＱ出力（パルス検出
部ｇ）は追加パルス検出禁止時間τ中は１回しかＦルー
ベルにならない。

本発明回路では、Ｆ　／　Ｆ　＃　２〜＃４を、り［Ｊ
ツクと非同期に入力されるパルス入力をり［１ツクに同
期さけるための同期化回路と、追加パルス検出禁止１１
）間τ設定用のシフトレジスタとの両別能を兼ね備えた
回路として構成しているため、同じクロックを用いてい
るＦ／Ｆ＃２−・＃４を１個のＩＣで構成できる。従っ
て、ＩＣとしては、「／「＃１で１周、Ｆ／Ｆ＃２〜＃
４で１周の合５１２個のＩＣで済み、従来例に比して回
路規模を小にできる。

なＪ３、シフトレジスタ（実施例ではＦ　／　Ｆ　＃　
２〜＃４）の段数は、追加パルス検出禁止時間τをクロ
ックの周期で除して得た商を′シた賄を切上げによって
整数にした数とする。つまり、シフトレジスタの段数は
、追加パルス検出禁止時間τ及びクロック周期に応じて
決定される。この追加パルス検出禁止時間では、実際の
回路では、萌述のような加入者線の伝送線路において一
トしる反射信号を受（＝１けないようにその入来タイミ
ングに応じて設定される。

〔発明の効宋〕

以上説明した如く、本発明によれば、パルス入力をクロ
ックに同期してパルス検出信号として出力する回路及び
パルス立上り検出部をリヒットしてＪ＞　＜回路を同じ
クロックを用いた複数段のシフトレジスタで構成したた
め、タイマ（カウンタ）、タイマ値検出部、同期化回路
とタイマとの間に置（プられたナントゲート等を必要と
する従来例に比して少ない数のＩＣで・構成でき、回路
規模を小にでき、安価に構成し１！７る。

【図面の簡単な説明】

第１図は本発明回路の原理図、 第２図は本発明回路の一実施例の回路図、第３図は第２
図に示す回路のタイムチャート、第４図は従来回路の概
念図、 第５図は従来回路の具体的回路図、 第６図は第５図に示す回路のタイムチャートである。 図において、 １はパルス立上り検出部、 ５は同期化回路及びシフトレジスタ部、Ｆ　／　Ｆ　＃
　１へ・Ｆ／Ｆ＃４はＤフリップフ［コツプを示す。 特許出願人　富　士　通　株式会拐 代　　理　　人　　弁理士　　伊　　東　　忠　　彦Ｔ
；心ベシに瞼立楽と搏宥 す４シ唱の原理図 第１図 杢誂亨弓の一事）色♂相回歇 第２図

Claims (1)

1. 【特許請求の範囲】 １度パルスを検出すると、その後の一定時間は再度パル
   スが入力されても該再度入力されたパルスを検出しない
   ようにしたパルス検出回路において、 パルス入力をクロック入力としてＤ入力をＨレベルに固
   定したＤフリップフロップからなり、該パルス入力の立
   上りを検出するパルス立上り検出部（１）と、 該ＤフリップフロップのＱ出力をシリアル入力として上
   記一定時間を計測するためのクロックをクロック入力と
   した、上記一定時間及び該一定時間計測用クロック周期
   に応じて決定された段数のシフトレジスタからなり、該
   一定時間計測用クロックに同期してパルス検出を行なう
   と共に、該シフトレジスタの最終段出力を上記パルス立
   上り検出部（１）のＤフリップフロップにリセット信号
   として供給する同期化回路及びシフトレジスタ部（５）
   とからなることを特徴とするパルス検出回路。