JPH0553802A - レジスタの二度読み防止回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵとレジスタの間でデータの授受を行う
装置に関し、ＣＰＵとレジスタ間のアラームデータの二
度読み防止の回路を提供する事を目的とする。 【構成】 ＣＰＵからのアラームを検出するアラームエ
ッジ検出部１と、ＣＰＵからのリードイネーブルを検出
するリードイネーブルエッジ検出部２と、前記回路部
１、２の検出結果の調停を取り、通常は前記回路部１の
検出結果を選択し、また前記回路部１、２の検出結果が
重なる場合は前記回路部１の出力を所定時間シフトする
アラーム調停部３と、該アラーム調停部３が前記アラー
ムを選択する時は該アラームを保持し、且つ前記アラー
ム調停部３の選択結果をリードリセット信号として送出
するアラーム保持部４と、該アラーム保持部４の出力を
ラッチするレジスタ部５を設け、入力データの二度読み
を防止するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵとレジスタの間
でデータの授受を行う装置に関する。各種装置において
保守を行う場合、アラームの発生状態など常に最新の状
態を監視しておき、異常時に対して即処理を行い装置の
信頼性を向上させる要求がある。このため、レジスタの
二度読みによる前値の状態を読んでしまう事のないよう
に保護する必要がある。

【０００２】

【従来の技術】以下において、図５と図６をもちいて従
来例を説明する。図５は回路を示し、図６はタイムチャ
ートを示す。

【０００３】図５において、11はリードイネーブルのエ
ッジを検出するためのリードイネーブルエッジ検出部で
ある。又、12,13 はＯＲゲート、14はＡＮＤゲート、更
に、15はレジスタを構成するフリップフロップ( 以下、
ＦＦと称す）、16はバッファである。

【０００４】図６に図５の各回路部の信号を示す。(a)
は回路部11等に入力するリードイネーブル、(b) は回路
部11から出力する負極性のパルス信号、(c) は回路部1
2,13に入力するアラームである。又、(d) はＦＦ15から
出力する信号、(e) はバッファ16から送出する出力デー
タである。

【０００５】アラーム(c) が入力して該レベルが‘Ｈ’
になり、また信号(a) が‘Ｈ’かつ信号(b) が‘Ｈ’の
場合、アラーム(c) はＯＲゲート12,13 およびＡＮＤゲ
ート14を通りＦＦ15に加わり、ＦＦ15においてクロック
に叩かれて１回目のリードイネーブル(a) の‘Ｌ’の期
間にアラーム(c) のリード１回目が行われ、該アラーム
(c) はＦＦ15に保持されて信号(d) は‘Ｈ’になり、Ｆ
Ｆ15に保持されていたアラーム(c) はバッファ16を通り
出力データ(e) として送出する。

【０００６】この時、リードイネーブルエッジ検出部11
はリードイネーブル(a) の立ち上がりを検出して負極性
のパルス信号(b) を送出してＯＲゲート13に加えるが、
なおアラーム(c) が‘Ｈ’を継続している場合は、ＯＲ
ゲート13の出力は‘Ｈ’のままであり、ＡＮＤゲート14
の出力も‘Ｈ’を継続する。従って、ＦＦ15はパルス信
号(b) にてリセットされず、信号(d) は‘Ｈ’を継続す
る。

【０００７】その後、アラーム(c) がアラーム解除され
てレベルが‘Ｌ’になった後にＣＰＵから再度のリード
イネーブル(a) が入力された場合、ＯＲゲート12,13 の
出力は‘Ｈ’かつＡＮＤゲート14の出力も‘Ｈ’のまま
のため、２回目のリードイネーブル(a) の‘Ｌ’の期間
おいて既にアラーム(c) が解除されて‘Ｌ’であったと
しても、ＦＦ15でリード２回目が行われて出力データ
(e) が送出される。

【０００８】その後、リードイネーブル(a) の立ち上が
りで発生するパルス信号(b) でＦＦ15はリセットされて
信号(d) は‘Ｌ’に戻る。上記のように、従来の回路に
おいては、アラーム(c) の発生している間はアラームを
優先的に保持し、リードイネーブル(a) のエッジ検出し
たパルス信号(b)でリセットを行っている。このため、
アラーム(c) の発生がリードリセットの後まで継続した
場合、レジスタがリセットされず２度目のリードでもア
ラーム(c)を読んでしまうレジスタの二度読みが起きて
しまう。

【０００９】

【発明が解決しようとする課題】従って、従来例の回路
においては、アラームの発生がリードリセットの後まで
継続してから解除された場合、レジスタはリセットされ
ず２度目のアラームを読んでしまうレジスタの二度読み
が生じるという課題がある。

【００１０】本発明は、ＣＰＵとレジスタ間のアラーム
データの二度読み防止の回路を提供することを目的とす
る。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
め本発明では、ＣＰＵとレジスタの間でデータの授受を
行う装置において、ＣＰＵからのアラームのエッジを検
出するアラームエッジ検出部１と、ＣＰＵからのリード
イネーブルのエッジを検出するリードイネーブルエッジ
検出部２と、前記アラームエッジ検出部１とリードイネ
ーブルエッジ検出部２の検出結果の調停を取り、通常は
前記回路部１の検出結果を選択し、また前記アラームエ
ッジ検出部１とリードイネーブルエッジ検出部２の検出
結果が重なる場合は前記回路部１の出力を所定時間シフ
トして選択するアラーム調停部３と、該アラーム調停部
３が前記アラームを選択している時には該アラームを保
持し、且つ前記アラーム調停部３の選択結果をリードリ
セット信号として送出するアラーム保持部４と、該アラ
ーム保持部４の出力をラッチするレジスタ部５を設け、
入力データの二度読みを防止するように構成する。

【００１２】

【作用】本発明は図１に示すごとく、アラームの発生が
リードリセットの後まで継続しその後解除された場合、
アラームエッジ検出部１において発生しているアラーム
のエッジに対してクロック１パルス分の信号を生成する
ことによって、リードリセットの後までリードが継続し
ない様にアラーム調停部3 で調停を行ってアラームの発
生時間を短い信号に成形している。

【００１３】従って、アラームの発生がリードリセット
の後まで継続しその後解除するアラームが発生してもリ
ードリセットで必ずリセットされるようになり、また、
アラームの発生とリードリセットが非同期であり同時に
アラーム発生とリードリセットが重なる場合、二つの信
号の調停を取りリードを優先とし、その後にアラームの
保持をアラーム保持部４で行うので、次のリードでアラ
ームを読むことが可能になる。

【００１４】

【実施例】以下、図２〜図４により本発明の実施例を説
明する。図２は一実施例の回路であり、また図３は通常
のアラームの保持動作を示し、図４はアラームとリード
イネーブルが重なった時のアラームの保持動作を示す。

【００１５】図２において、１はアラームエッジ検出部
であり、ＦＦ1a,1b およびＡＮＤゲート1cを具える。２
はリードイネーブル検出部であり、ＦＦ2a,2b およびＯ
Ｒゲート2c,2d を具える。なお、３はアラーム調停部で
あり、ＦＦ3a,3g とインバータ3b,3f とＡＮＤゲート3
c,3d,3h,3i およびＯＲゲート3e,3j を具える。また、
４はアラーム保持部であり、ＯＲゲート4a,4bとＡＮＤ
ゲート4cおよびＦＦ4dを具える。更に、５はインバータ
5aとＦＦ5bを具えるレジスタ部、6 はバッファである。

【００１６】図３と図４は図２の各回路の信号を示し、
(a) はアラーム、(b) はクロック、(c) はリードイネー
ブルである。なお、(d) はアラームエッジ検出部１のＡ
ＮＤゲート1c出力、(e) はＦＦ3gの出力、、(f) はアラ
ーム調停部３のＯＲゲート3jの出力である。また、(g)
はアラーム保持部４のＦＦ4dの出力、(h) はリードイネ
ーブル検出部２の一方の出力であるＯＲゲート2dの出
力、(i) はレジスタ部５のＦＦ5bの出力である。更に、
(j) はインバータ６の出力データ、(k) はアラーム調停
部３のＦＦ3aの出力、(l) はリードイネーブル検出部２
の他方の出力であるＯＲゲート2cの出力である。 〔通常のアラーム保持動作の場合〕図２と図３に示すよ
うに、アラーム(a) が‘Ｌ’且つＣＰＵの読みだしがな
くリードイネーブル(c) が‘Ｈ’の場合は、各ＦＦのＱ
論理は‘Ｌ’で＊Ｑ論理は‘Ｈ’であり、従って、出力
(d),(e),(f),(g),(i),(j) は‘Ｌ’、出力(h) のみ
‘Ｈ’を維持している。

【００１７】先ず、図３のような通常動作の場合にアラ
ーム(c) が入力すると、最初のクロック(b) の立ち上が
りエッジのタイミングで出力(d) 即ちアラームエッジ
信号は１クロック幅が‘Ｈ’の信号となり、半クロック
後のタイミングで出力(e)即ちアラームセレクト信号
は‘Ｈ’を継続する信号となる。従って、出力(f) 即ち
アラームセット信号は出力(d) と出力(e) のＡＮＤがＡ
ＮＤゲート3hで取られて半クロック幅‘Ｈ’の信号とな
り、半クロック後のタイミングにおいてアラーム(a)
をＦＦ4dに信号(g) として保持する。

【００１８】この状態でＣＰＵの読みだしが有りリード
イネーブル(c)がタイミングにおいて‘Ｈ’から
‘Ｌ’になると、該信号(c) の立ち下がりエッジはイン
バータ5aで反転してＦＦ5bのクロックとなり、タイミン
グにおいてＦＦ5bが保持していたアラーム(a) をＦＦ
5bにラッチし、該ラッチした出力(i) はリードイネーブ
ル(c) で読みだされてバッファ６を介し出力データ(j)
として送出する。

【００１９】この時、リードイネーブル検出部２ではリ
ードイネーブル(c)が‘Ｌ’になるタイミングの次の
クロック(b) の立ち上がりタイミングでエッジ検出が
行われる。この結果、ＯＲゲート2dの出力(h)はタイミ
ングで‘Ｌ’となりかつ１クロック遅れのタイミング
で‘Ｈ’に転ずる信号となる。

【００２０】この出力(h) はリードリセットとしてアラ
ーム保持部４に加わり、ＦＦ4dの出力(g) をタイミング
において‘Ｌ’にクリアして初期状態に戻す。従っ
て、以後においてアラーム(a) が‘Ｈ’を継続しても、
リードイネーブル(c) の読みだしはタイミングにおい
て常に読みだしは終了し、以後のＦＦ15からの読みだし
はない。

【００２１】なお、もう一方のＯＲゲート2cの正極性の
出力(l)(出力(h) の反転信号）はＡＮＤゲート3dに加わ
るが、ＡＮＤゲート3dに加わるもう一つの信号(d) が負
極性のため無効である。

【００２２】この後において例えばタイミングでアラ
ーム(a) が‘Ｌ’になってもアラーム保持部４はセット
は行われず、従ってアラーム(a) の読みだしは行われな
い。上記したようにこの場合は、アラーム調停部３では
アラームエッジ検出部１の出力(d) とリードイネーブル
検出部２の出力(l) の調停を取り、アラーム保持部４で
アラームを保持するように動作する。

【００２３】〔アラームとリードイネーブルが重なった
時のアラームの保持動作の場合〕図２と図４に示すよう
に、アラーム(a) が‘Ｌ’の時は出力(d),(f),(g),(i),
(j),(k),(l) は‘Ｌ’となり、出力(e),(h) は‘Ｈ’を
維持している。

【００２４】先ず、‘Ｈ’のアラーム(a) が入力してい
るタイミングにおいてリードイネーブル(c) が入力し
た場合、最初のクロック(b) の立ち上がりタイミング
で出力(d) 即ちアラームエッジ信号と出力(l) は‘Ｌ’
になり、半クロック後の立ち下がりタイミングにて出
力(e) 即ちアラームセレクト信号は‘Ｈ’となる。な
お、次のクロックの立ち上がりタイミングで出力(d)
と出力(l) は‘Ｌ’に転じ、また、出力(k) は‘Ｈ’に
転じる。そして、半クロック遅れのタイミングで出力
(e) は‘Ｈ’に、更に半クロック遅れので出力(k) は
‘Ｌ’になる。

【００２５】従って、出力(f) 即ちアラームセット信号
は出力(d)を反転したＦＦ3gの＊Ｑ出力と出力(k) のＡ
ＮＤをＡＮＤゲート3iにて取られ半クロック幅‘Ｈ’の
信号となり、更に半クロック後のタイミングにおいて
アラーム(a) をＦＦ4dに信号(g) として保持する。この
時、出力(l) の反転出力(h) が出力するタイミングと
の間ではＯＲゲート4bの他方の入力(f) も‘Ｌ’であ
り、従って出力(d) は無効である。

【００２６】この状態でＣＰＵの再度の読みだしが有り
リードイネーブル(c) がタイミングにおいて‘Ｈ’か
ら‘Ｌ’になると、該信号(c)の立ち下がりエッジはイ
ンバータ5aで反転してＦＦ5bのクロックとして加わり、
タイミングにおいてＦＦ4bが保持していたアラーム
(a) をＦＦ5bに出力(i) としてラッチし、該出力(i) は
リードイネーブル(c) にて読みだされてバッファ６を介
し出力データ(j) として送出する。

【００２７】上記したようにこの場合は、アラーム調停
部３ではアラームエッジ検出部１の出力(d) とリードイ
ネーブル検出部２の出力(l) の調停を取り、アラーム調
停部３において所定時間例えば１クロックをシフトさせ
て選択し、該アラーム調停部３の選択信号をリードリセ
ット信号としてアラーム保持部４をリセットし、次の読
みだしでアラームを保持するように動作する。

【００２８】

【発明の効果】以上の説明から明らかなように本発明に
よれば、アラームの発生がリセットの後まで継続してそ
の後に解除れるのに対して、発生したアラームのエッジ
検出を行ってアラームの発生時間を短い信号にすること
で、リードリセットの信号では必ずレジスタをリセット
する。また、アラームの発生とリードリセットが非同期
で同時にアラーム発生とリードリセットが重なるのに対
して、二つの信号の調停を取りリードを優先とし、その
後アラームを保持する回路を持たせることでレジスタの
二度読みを防止ししており、レジスタの読みだの信頼性
向上に寄与することが第であるという効果を奏する。

【図面の簡単な説明】

【図１】 本発明の原理構成を示す図である。

【図２】 本発明の一実施例の回路構成を示す図であ
る。

【図３】 本発明の一実施例回路の通常のアラームの保
持動作を示す図である。

【図４】 本発明の一実施例回路でアラームとリードイ
ネーブルが重なった時のアラームの保持動作を示す図で
ある。

【図５】 従来の一実施例の回路構成を示す図である。

【図６】 従来の一実施例回路のタイムチャートを示す
図である。

【符号の説明】

１はアラームエッジ検出部 ２はリードイネーブルエッジ検出部 ３はアラーム調停部 ４はアラーム保持部 ５はレジスタ部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵとレジスタの間でデータの授受を
   行う装置において、 ＣＰＵからのアラームのエッジを検出するアラームエッ
   ジ検出部(1) と、 ＣＰＵからのリードイネーブルのエッジを検出するリー
   ドイネーブルエッジ検出部(2) と、 前記アラームエッジ検出部(1) とリードイネーブルエッ
   ジ検出部(2) の検出結果の調停を取り、通常は前記回路
   部(1) の検出結果を選択し、また前記アラームエッジ検
   出部(1) とリードイネーブルエッジ検出部(2) の検出結
   果が重なる場合は前記回路部(1) の出力を所定時間シフ
   トして選択するアラーム調停部(3) と、 該アラーム調停部(3) が前記アラームを選択している時
   には該アラームを保持し、且つ前記アラーム調停部(3)
   の選択結果をリードリセット信号として送出するアラー
   ム保持部(4) と、 該アラーム保持部(4) の出力をラッチするレジスタ部
   (5) を設け、 入力データの二度読みを防止するようにしたことを特徴
   とするレジスタの二度読み防止回路。