JPH04304548A - マイクロプロセッサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサ装置
に関し、特に高速で動作するマイクロプロセッサ装置の
バス・インターフェース部のラッチ回路に関する。

【０００２】

【従来の技術】従来、この種のマイクロプロセッサ装置
におけるバス・インターフェース（入力）部は図４のよ
うな回路構成となっていた。４０１はバス入力端子、４
０２は入力バッファ、４０３はＤラッチ回路、４０４は
ラッチ回路のストローブ信号である。バス・インターフ
ェース部の入出力制御は、プロセッサのＲｅａｄ／Ｗｒ
ｉｔｅ信号によって行われ、この入力部の入力ラッチ・
ストローブ信号はＲｅａｄ信号によって得られる。スト
ローブ信号４０４がロウレベルからハイレベルに変化す
ると、入力バッファを経由したデータ入力は４０３のＤ
ラッチ回路を通って出力される。さらに、ストローブ信
号４０４がハイレベルからロウレベルになると入力デー
タは４０３のＤラッチ回路にラッチされ、ストローブ信
号がロウレベルの間入力データを保持する様な構成とな
っている。

【０００３】

【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサ装置において、バス・インターフェース部
の入力回路は、プロセッサのＲｅａｄ／Ｗｒｉｔｅ信号
によって得られるストローブ信号のエッジによって入力
データのスルー／ラッチ制御を行っている。

【０００４】また、近年のマイクロプロセッサ装置は多
ビット化と高速化が進み、データ出力変化によるノイズ
の影響による誤動作、１サイクルの時間現象に伴うバス
・タイミングのマージン不足、さらにバス上でのデータ
の衝突の問題が避けられなくなってきている。

【０００５】このため、このような構成を成すデータ入
力回路は、ストローブ信号のエッジ近辺にノイズ等の影
響で誤ったデータをラッチしてしまう可能性が高い。こ
のような場合、誤りが発生した時点で即座に割込みを発
生させて平常処理に戻すのが望ましいが、近年のプロセ
ッサはパイプライン構造になっており、取込んだデータ
が誤ったものであっても例外を発生させるまでの間に処
理が進行するため、エラー処理が複雑なものとなってし
まうという欠点がある。

【０００６】本発明の目的は、エラー処理を迅速に行な
え、信頼性の高いマイクロプロセッサ装置を提供するこ
とにある。

【０００７】

【課題を解決するための手段】本発明のマイクロプロセ
ッサ装置は、バス・インターフェース部のデータ入力回
路に、バスのデータ入力と、第１のストローブ信号によ
り入力データをラッチする第１のＤラッチ回路と、前記
第１のストローブ信号を遅らせる遅延回路を経た第２の
ストローブ信号により入力データをラッチする第２のＤ
ラッチ回路と、前記第２のストローブ信号を遅らせる遅
延回路を経た第３のストローブ信号によりデータをラッ
チする第３のＤラッチ回路との、３つのラッチ回路の出
力の一致／不一致を検出する第２のＥＸＯＲゲートと、
前記第２のＤラッチ回路と前記第２のＤラッチ回路の出
力の不一致を検出する第２のＥＸＯＲゲートと、第２の
ＥＸＯＲゲートの出力により第２のＤラッチ回路の出力
を反転する回路と、第１のＥＸＯＲゲートの出力をもと
に割込みを要求する端子とにより構成される。

【０００８】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のマイクロプロセッサ装置の
一実施例を示すバス・インターフェース部の入力回路図
、図２は図１に示す実施例における入出力信号のタイミ
ングチャートである。

【０００９】図１では、１００はバス入力端子、１０１
はラッチ回路のストローブ信号を生成するためのアンド
ゲート、１０２，１０３は１０１の出力信号を遅らせる
遅延回路、１０４は入力バッファ、１０５はインバータ
、１０６，１０７，１０８はデータ反転タイプのＤラッ
チ回路で、第二のラッチ回路１０７の出力はそのまま内
部で使用できるように構成する。１０９はこれら３つの
ラッチ回路の出力の一致／不一致を検出するＥＸＯＲ回
路、１１０は各ビットのＥＸＯＲ回路の出力のＯＲを検
出してバス全体として誤ったデータのラッチが発生した
／発生しないＯＲゲート、１１１はデータ入力部の誤り
を検出した場合割込みを発生させる信号端子となってい
る。１１２，１１３，１１４は３つのラッチ回路のため
のストローブ信号、１１５〜１２０は破線内と同じ回路
構成となっている。

【００１０】図２に示すように、φ１，φ２は非重複の
２層クロック、ストローブ信号はφ１同期で１サイクル
間出力される。バスのデータはφ２の立上がりに同期し
て出力され、立ち下がりに同期してフローティングにな
る。この前後はバスの競合、ノイズなどで不安定な状態
を斜線で表す。

【００１１】割込み要求信号はデータがバス上に出力さ
れている間、不安定になるためクロックで同期させる必
要がある。

【００１２】次に本実施例の動作を説明する。マイクロ
プロセッサでは一般的にデータの入出力制御にはＲｅａ
ｄ／Ｗｒｉｔｅのサイクル信号を用いるのが一般的であ
る。図２ではこの信号がハイレベルのときＲｅａｄサイ
クル、ロウレベルのときＷｒｉｔｅサイクルであること
を表す。この信号と、φ２のアンド出力を１０１によっ
て得ることができる。この信号を第１のストローブ信号
１１２とする。バス入力端子１００に与えられた信号は
入力バッファ１０４、インバータ１０５を経たデータが
、ラッチ１０１にストローブ信号１１２の立ち下がりエ
ッジでラッチされる。同様にやや遅れたタイミングでラ
ッチ１０７にはストローブ信号１１３の立ち下がりエッ
ジで、さらにやや遅れたタイミングでラッチ１０８には
ストローブ信号１１４の立ち下がりエッジで入力データ
がラッチされる。１０２，１０３は特性がばらつかない
ような１から２ｎｓ程度のディレーを設定する。このス
トローブ信号１１２〜１１４の数ｎｓの間、バス入力デ
ータが安定していれば、３つのラッチのデータは一致す
る筈である。

【００１３】バス上に出力されるデータは、その前後は
基本的にはフローティングだが、近年のマイクロプロセ
ッサは動作周波数が高く、命令実行サイクルが短くなっ
てきており、１サイクルが短くなってきており、１サイ
クルが２０ｎｓ程度になることも珍しくない。この状態
でＲｅａｄ／Ｗｒｉｔｅのバスサイクルが連続するよう
な場合にはバス上のデータの切換わり目ではバスの競合
が起る可能性が大きく、従来のエッジ・ストローブ信号
方式のデータ取込みでは、誤ったデータを取込む危険性
があり、誤ったデータに対するエラー処理も難しい。

【００１４】本回路例では、ストローブ信号１１３でデ
ータをラッチするラッチ１０７のデータを内部へ渡す構
成になっている。このラッチのデータと、タイミング的
には前と後のデータを比較用として保持している。つま
り、ストローブ信号１１３が立ち下がるタイミングでは
バスのデータが正しく取込まれたとしても、その前もし
くは後のタイミング（ストローブ信号１１２，１１４の
立ち下がりエッジ）でバスのデータを誤って取込んだ場
合には３つのラッチのデータ出力は一致しなくなる。そ
うすると、ＥＸＯＲゲート１０９はハイレベルを出力し
て割込み要求端子１１１をアクティブにすることで割込
みを発生させればよい。

【００１５】また、データをラッチするタイミングにお
いて、リード−ライトのサイクルが続く場合にはリード
するデータのホールド期間中にバス上のデータの競合が
起こり、ストローブ信号の立ち下がりエッジに対して後
のタイミング程、バスデータ競合の影響を受けやすく、
誤ったデータを取り込む可能性が高い。つまり、Ｄラッ
チ１０６のデータのみ正しく、Ｄラッチ１０７，１０８
には誤ったデータが取込まれる可能性が非常に大きい。 この場合、ＥＸＯＲゲート１２１の出力がハイレベルに
なると、データ１０６及びデータ１０７は一致していな
いことを示す。内部データとして使用されるのはデータ
１０７であるので、この場合はマルチプレクサ１２２に
より、データ１０７の反転値を内部へ出力することで正
しいデータへの訂正を行う。

【００１６】このデータ入力部からプロセッサ内部へは
ラッチ１０７の出力を使用しており、前述のラッチデー
タ不一致を無視するのであれば通常のエッジストローブ
の入力回路として動作させることも可能である。

【００１７】図３は本発明の第２の実施例を示す回路図
である。本実施例では、第１の実施例における割込み要
求端子１１１およびデータ反転回路１２１，１２２をデ
ィスエーブルする機能を有している。本回路で新たに付
加したノアドゲート３２３の一つの入力には出力３１０
を接続し、他方の入力には割込発生・データ補正ディス
エーブル信号を入力する。さらに、ＥＸＯＲ回路３２１
の出力の２ＡＮＤ２ＮＯＲを２ＡＮＤ３ＮＯＲとし、こ
のＮＯＲ入力にも割込発生・データ補正ディスエーブル
信号を入力する。

【００１８】割込発生・データ補正ディスエーブル信号
がハイレベルのとき、割込み要求端子は常にロウレベル
を出力し、割込み要求３１１を無視する。同様に、デー
タ補正用マルチプレクサ３２２も常に非反転値を出力す
る。割込発生・データ補正ディスエーブル信号がロウレ
ベルの時、割込み要求端子はイネーブルとなり、データ
補正回路もイネーブルとなる。この場合でも、データ補
正回路のみを動作させておくことは容易に出来、そうす
れば信頼度の高いデータ入力を行う事が出来る。他の動
作は第１の実施例と同様である。

【００１９】

【発明の効果】以上説明したように本発明は、マイクロ
プロセッサにおいて、バス・データのストローブタイミ
ングの前後のデータをラッチし、それらの一致／不一致
を検出することで誤ってラッチした正しくないデータの
訂正を可能にし、かつラッチしたデータの不一致により
割込みを発生させることでエラー処理を迅速に実行する
ことのできる効果がある。これにより、信頼性の高いマ
イクロプロセッサ装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図である。

【図２】図１に示す回路のタイミングチャートである。

【図３】本発明の他の実施例を示す回路図である。

【図４】一従来例の回路図である。

【符号の説明】

１００，３００，４０１　　　　データ入力端子１０１
，３０１　　　　アンドゲート １０２，１０３，３０２，３０３　　　　遅延回路１０
４，３０４，４０２　　　　入力バッファ１０５，３０
５　　　　インバータ １０６，１０７，１０８，３０６，３０７，３０８，４
０３　　　　Ｄラッチ回路 １０９，３０９　　　　３入力ＥＸＯＲゲート１１０，
３１０　　　　オアゲート １１１，３１１　　　　割込み要求端子１１２，１１３
，１１４，３１２，３１３，３１４，４０４　　　　ス
トローブ信号 １１５〜１２０，３１５〜３２０　　　　データ入力回
路１２１，３２１　　　　２入力ＥＸＯＲゲート１２２
，３２２　　　　データ補正マルチプレクサ３２３　　
　　２入力ＮＯＲゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１のストローブ信号により入力デー
   タをラッチする第１のラッチ回路と、前記第１のストロ
   ーブ信号を送らせる遅延回路を経た第２のストローブ信
   号により入力データをラッチする第２のラッチ回路と、
   前記第２のストローブ信号を遅らせる遅延回路を経た第
   ３のストローブ信号によりデータをラッチする第３のラ
   ッチ回路と、前記第１乃至第３のラッチ回路の出力の一
   致／不一致を検出する論理ゲートと、前記第１の論理ゲ
   ートの出力に応じて割込み要求を発生する回路と、前記
   第２のラッチ回路と前記第３のラッチ回路の出力の不一
   致を検出する第２の論理ゲートと、前記第２の論理ゲー
   トの出力に応じて前記第２のラッチ回路の出力を反転す
   る回路とを有することを特徴とするマイクロプロセッサ
   装置。