JPS61269737A - タイマ割り込み補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、比較的安価なマイクロコンピュータ装置にお
いて、正確な時間計測を可能とするために好適なタイマ
割り込み補正回路に関する。

〔発明の背景〕

従来のタイマ割り込み回路は、／％−ドウエアによって
定められた一定周期毎にＣＰＵへ割り込みをかげるよう
になっているが、他の優先順位の高い割り込み呼応等の
要因により、タイマ割り込みに対する呼応が夕・イマ周
期時間より長くなった時、正確な時間計測が不ｏＴ能と
なる。なお、この櫨の回路として特開昭５９−１０９９
５１号が挙げられるが、タイマ周期時間より呼応があま
りに遅れた場合の配慮が十分ではない。

〔発明の目的〕

本発明の目的は、上記のような問題を解決し、簡単なハ
ードウェアの追加により、安価でしかも正確な時間計測
な０Ｔ能とするタイマ割り込み回路を提供することにあ
る。

〔発明のｇ要〕

上記目的を達成するために本発明においては、ＣＰＵに
対してタイマ割り込みを発生し、ＣＰＵが呼応するまで
の時間曲過を、カウンタな付加することにより測定し、
常に正確な時間計測を可能とするものである。

〔発明の実施例〕

第１図は本発明一実施例のブロック図である。

第１図において、１はα＼２はアドレスバス、３はデー
タバス、４はタイマ用の諷発振器、５はあらかじめ決め
られた周期Ｔでタイマ割込みを発生させるためのＮ進カ
ウンタ、６はＭＰＵへの割込み信号および割込みフラグ
発生用フリップフロップ、７は割込み呼応が周期Ｔより
長くなった時に割込み回数をカウントするためのクロッ
ク生成用ＡＮＤゲート、８は上記７によりカウントアツ
プする２進カウンタ、９は割込み回数を読み込むための
入力ボート、１ｏはアドレスデコーダ、１１は割込みフ
ラグを読み込むための入力ボートである。

＠２図は本実施例によるタイミングチャートである。第
２図において、（ａ）は発掘器４からのクロック信号を
示し、←）はＮ進カウンタ５の出力信号を示し、（Ｃ）
はフリップフロップ６の出力（タイマ割込み信号）を示
し、０）はＡＮＤゲート７の出力つまり２進カウンタの
クロック信号を示している。

本実施例によれば、割込み信号がＣＰＵＩ　Ｋ入力され
て割込み処理ルーチンにより呼応するまでの時間ｔｄが
、発振器４とＮ進カウンタ５で定められた周期ＴＫ対し
て短い時（第２図ε）のｔｄｌの状態）でも、長い時（
同じ（ｔｄ２の状態）でも、割込み処理ルーチン内にて
、入カポ−・ト９から割込み回数がカウントされている
２進カウンタ８の内容を読み込むことにより、正確な時
間計測が可能となる。

〔発明の効果〕

以上説明したように、本発明によれば簡単な回路を付加
することＫより、タイマ割込みよりも優先順位の高い処
理のために呼応が遅れても、正確な時間測定が可能とな
る。

【図面の簡単な説明】

第１図は、本発明の一実施例のブロック図、第２図は、
同じく一実施例によるタイミングチャートである。

Claims (1)

【特許請求の範囲】
1. １、タイマ割り込み回路において、他の優先度の高い割
   り込みに対する呼応や、中央演算処理装置（以下ＣＰＵ
   と称す。）の割り込み禁止等によるタイマ割り込みに対
   する呼応の遅れによる時間ずれを自動的に補正可能なこ
   とを特徴とするタイマ割り込み補正回路。