JPH06230150A - タイマ - Google Patents
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- JPH06230150A JPH06230150A JP5018484A JP1848493A JPH06230150A JP H06230150 A JPH06230150 A JP H06230150A JP 5018484 A JP5018484 A JP 5018484A JP 1848493 A JP1848493 A JP 1848493A JP H06230150 A JPH06230150 A JP H06230150A
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Abstract
(57)【要約】
【目的】 常時最新の計測値と一つ前の計測値とを別々
のレジスタに保持しておき、それらの二つの計測値の減
算を減算回路により常時行うことにより、急増加，急減
少の検出を即座に検出可能な計測型のタイマの提供を目
的とする。 【構成】 ストローブ信号ｃが入力される都度、その時
点のアップカウンタ１のカウント値を最新の計測値とし
て保持する第１計測値格納レジスタ２と、一つ前のスト
ローブ信号ｃの入力の時点で第１計測値格納レジスタ２
が保持していた計測値を保持する第２計測値格納レジス
タ３と、更にこれらの二つのレジスタ２，３の値を減算
する変化検出回路４とを備えている。
のレジスタに保持しておき、それらの二つの計測値の減
算を減算回路により常時行うことにより、急増加，急減
少の検出を即座に検出可能な計測型のタイマの提供を目
的とする。 【構成】 ストローブ信号ｃが入力される都度、その時
点のアップカウンタ１のカウント値を最新の計測値とし
て保持する第１計測値格納レジスタ２と、一つ前のスト
ローブ信号ｃの入力の時点で第１計測値格納レジスタ２
が保持していた計測値を保持する第２計測値格納レジス
タ３と、更にこれらの二つのレジスタ２，３の値を減算
する変化検出回路４とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はタイマに関し、特にイベ
ントの発生間隔を計測するための計測型タイマに関す
る。
ントの発生間隔を計測するための計測型タイマに関す
る。
【０００２】
【従来の技術】図３のブロック図に従来の計測型タイマ
の構成例を示す。図３において、参照符号１はアップカ
ウンタを、２はストローブ信号ｃによりアップカウンタ
１のカウント値を取り込んで保持する計測値格納レジス
タをそれぞれ示している。
の構成例を示す。図３において、参照符号１はアップカ
ウンタを、２はストローブ信号ｃによりアップカウンタ
１のカウント値を取り込んで保持する計測値格納レジス
タをそれぞれ示している。
【０００３】アップカウンタ１は、内部クロックφまた
は外部クロック入力信号ｂをカウントクロックとしてカ
ウントし、オーバフローした場合にオーバフロー信号ａ
を出力する。なお、アップカウンタ１はこの例では８ビ
ット構成であり、それぞれのビット出力がゲート50〜57
を介して同じく８ビット構成の計測値格納レジスタ２と
接続されている。計測値格納レジスタ２はこの例では８
ビット構成であり、同じく８ビット構成のデータバスｄ
と接続されている。そして、計測値格納レジスタ２に
は、上述のゲート50〜57にストローブ信号ｃが与えられ
ることにより、アップカウンタ１から８ビットのカウン
ト値が与えられるのでこれらを保持する。なお、参照符
号ｂは外部クロック入力信号を示しており、上述の内部
クロックφまたはこの外部クロック入力信号ｂのいずれ
かをアップカウンタ１のカウントクロックとして選択す
ることが出来る。
は外部クロック入力信号ｂをカウントクロックとしてカ
ウントし、オーバフローした場合にオーバフロー信号ａ
を出力する。なお、アップカウンタ１はこの例では８ビ
ット構成であり、それぞれのビット出力がゲート50〜57
を介して同じく８ビット構成の計測値格納レジスタ２と
接続されている。計測値格納レジスタ２はこの例では８
ビット構成であり、同じく８ビット構成のデータバスｄ
と接続されている。そして、計測値格納レジスタ２に
は、上述のゲート50〜57にストローブ信号ｃが与えられ
ることにより、アップカウンタ１から８ビットのカウン
ト値が与えられるのでこれらを保持する。なお、参照符
号ｂは外部クロック入力信号を示しており、上述の内部
クロックφまたはこの外部クロック入力信号ｂのいずれ
かをアップカウンタ１のカウントクロックとして選択す
ることが出来る。
【０００４】次に、このような構成の従来の計測型タイ
マの動作を説明する。たとえば、外部でのイベント発生
の時間間隔を計測する場合には、アップカウンタ１のカ
ウントクロックとして内部クロックφを選択し、ストロ
ーブ信号ｃを外部からのイベント入力により発生するよ
うにする。アップカウンタ１は内部クロックφをカウン
トしてゆき、外部からのイベント入力によるストローブ
信号ｃが発生すると、計測値格納レジスタ２はその時点
のアップカウンタ１のカウント値を取り込んで保持す
る。
マの動作を説明する。たとえば、外部でのイベント発生
の時間間隔を計測する場合には、アップカウンタ１のカ
ウントクロックとして内部クロックφを選択し、ストロ
ーブ信号ｃを外部からのイベント入力により発生するよ
うにする。アップカウンタ１は内部クロックφをカウン
トしてゆき、外部からのイベント入力によるストローブ
信号ｃが発生すると、計測値格納レジスタ２はその時点
のアップカウンタ１のカウント値を取り込んで保持す
る。
【０００５】このようにしてアップカウンタ１のカウン
ト値が計測値格納レジスタ２に格納された後、アップカ
ウンタ１はストローブ信号ｃに同期してクリアされるの
で、その時点からアップカウンタ１は再度内部クロック
φを次のイベント入力まで、即ちストローブ信号ｃが入
力されるまでカウントしてゆく。このような動作がイベ
ント入力毎に反復されると、計測値格納レジスタ２には
常時最新の計測値が保持されていることになるので、こ
の計測値格納レジスタ２に保持されている値を図示され
ていない CPUがデータバスｄを介して読み出して演算す
ることにより、他の種々の制御を行う。
ト値が計測値格納レジスタ２に格納された後、アップカ
ウンタ１はストローブ信号ｃに同期してクリアされるの
で、その時点からアップカウンタ１は再度内部クロック
φを次のイベント入力まで、即ちストローブ信号ｃが入
力されるまでカウントしてゆく。このような動作がイベ
ント入力毎に反復されると、計測値格納レジスタ２には
常時最新の計測値が保持されていることになるので、こ
の計測値格納レジスタ２に保持されている値を図示され
ていない CPUがデータバスｄを介して読み出して演算す
ることにより、他の種々の制御を行う。
【０００６】
【発明が解決しようとする課題】ところで、従来の計測
型タイマは以上のように構成されているので、最新の計
測値のみが計測値格納レジスタに保持されるのみであ
る。従って、アップカウンタのカウント値の増減、換言
すればイベント計測値の増加，減少の検出は計測値格納
レジスタに保持されている値に基いて CPUが演算を行う
ことによってのみ検出可能である。また、この CPUによ
る演算のためにはその時点で計測値格納レジスタに保持
されている計測値の他に一つ前の計測値をたとえば CPU
内のレジスタ等にソフトウェア的に保持しておく必要も
あり、 CPUにとってはソフトウェア面での負担が大き
い。更に、一つ前の計測値も一つ前のイベント入力によ
る計測値ではなく、 CPUにより一つ前に読出された計測
値であるため、増減があったか否かは CPUが演算を行っ
た後でなければ判明しないため、急増加，急減少に対応
する処理を必ずしも即座に実行することは出来なかっ
た。
型タイマは以上のように構成されているので、最新の計
測値のみが計測値格納レジスタに保持されるのみであ
る。従って、アップカウンタのカウント値の増減、換言
すればイベント計測値の増加，減少の検出は計測値格納
レジスタに保持されている値に基いて CPUが演算を行う
ことによってのみ検出可能である。また、この CPUによ
る演算のためにはその時点で計測値格納レジスタに保持
されている計測値の他に一つ前の計測値をたとえば CPU
内のレジスタ等にソフトウェア的に保持しておく必要も
あり、 CPUにとってはソフトウェア面での負担が大き
い。更に、一つ前の計測値も一つ前のイベント入力によ
る計測値ではなく、 CPUにより一つ前に読出された計測
値であるため、増減があったか否かは CPUが演算を行っ
た後でなければ判明しないため、急増加，急減少に対応
する処理を必ずしも即座に実行することは出来なかっ
た。
【０００７】本発明はこのような事情に鑑みてなされた
ものであり、常時最新の計測値と一つ前の計測値とを別
々のレジスタに保持しておき、それらの二つの計測値の
減算を減算回路により常時行うことにより、急増加，急
減少の検出を即座に検出可能な計測型のタイマの提供を
目的とする。
ものであり、常時最新の計測値と一つ前の計測値とを別
々のレジスタに保持しておき、それらの二つの計測値の
減算を減算回路により常時行うことにより、急増加，急
減少の検出を即座に検出可能な計測型のタイマの提供を
目的とする。
【０００８】
【課題を解決するための手段】本発明に係るタイマは、
所定の信号が入力される都度、その時点のカウンタ回路
のカウント値を最新の計測値として保持するカウント値
レジスタと、一つ前の所定の信号の入力の時点でカウン
ト値レジスタが保持していた計測値を保持するレジスタ
値レジスタと、更にこれらの二つのレジスタの値を減算
する変化検出回路とを備えている。
所定の信号が入力される都度、その時点のカウンタ回路
のカウント値を最新の計測値として保持するカウント値
レジスタと、一つ前の所定の信号の入力の時点でカウン
ト値レジスタが保持していた計測値を保持するレジスタ
値レジスタと、更にこれらの二つのレジスタの値を減算
する変化検出回路とを備えている。
【０００９】また本発明に係るタイマは、所定の信号が
入力される都度、その時点のカウンタ回路のカウント値
を最新の計測値として保持するカウント値レジスタと、
一つ前の所定の信号の入力の時点でカウント値レジスタ
が保持していた計測値を保持するレジスタ値レジスタ
と、更にこれらの二つのレジスタの値を前者から後者を
減算する減算器と、この減算器の減算結果を所定の値と
比較することにより、計測値に急増加，急減少が発生し
たか否かを検出する増加検出回路及び減少検出回路とを
備えている。
入力される都度、その時点のカウンタ回路のカウント値
を最新の計測値として保持するカウント値レジスタと、
一つ前の所定の信号の入力の時点でカウント値レジスタ
が保持していた計測値を保持するレジスタ値レジスタ
と、更にこれらの二つのレジスタの値を前者から後者を
減算する減算器と、この減算器の減算結果を所定の値と
比較することにより、計測値に急増加，急減少が発生し
たか否かを検出する増加検出回路及び減少検出回路とを
備えている。
【００１０】
【作用】本発明のタイマでは、所定の信号が入力される
都度、変化検出回路の減算結果が得られ、これが所定の
信号の入力間隔として検出される。
都度、変化検出回路の減算結果が得られ、これが所定の
信号の入力間隔として検出される。
【００１１】また本発明のタイマでは、所定の信号が入
力される都度、減算器の減算結果が得られ、更にこの値
が増加検出回路及び減少検出回路により所定の値と比較
されて計測値に急増加，急減少が発生したか否かが検出
される。
力される都度、減算器の減算結果が得られ、更にこの値
が増加検出回路及び減少検出回路により所定の値と比較
されて計測値に急増加，急減少が発生したか否かが検出
される。
【００１２】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１及び図２に本発明の計測型タイマの
構成を示す。なお、これらの図１及び図２においては、
前述の従来例の説明で参照した図３と同一の参照符号は
同一又は相当部分を示している。
いて詳述する。図１及び図２に本発明の計測型タイマの
構成を示す。なお、これらの図１及び図２においては、
前述の従来例の説明で参照した図３と同一の参照符号は
同一又は相当部分を示している。
【００１３】図１は本発明の計測型タイマの一実施例の
全体の構成例を示すブロック図である。図１において、
参照符号１はカウンタ回路としてのアップカウンタを、
２はストローブ信号ｃによりアップカウンタ１のカウン
ト値を取り込んで保持するカウント値レジスタとしての
第１計測値格納レジスタを、３はストローブ信号ｃによ
りアップカウンタ１のカウント値を取り込んで保持する
レジスタ値レジスタとしての第２計測値格納レジスタ
を、４は第１計測値格納レジスタ２及び第２計測値格納
レジスタ３に保持されている値を入力してそれらの間の
変化を検出する変化検出回路をそれぞれ示している。
全体の構成例を示すブロック図である。図１において、
参照符号１はカウンタ回路としてのアップカウンタを、
２はストローブ信号ｃによりアップカウンタ１のカウン
ト値を取り込んで保持するカウント値レジスタとしての
第１計測値格納レジスタを、３はストローブ信号ｃによ
りアップカウンタ１のカウント値を取り込んで保持する
レジスタ値レジスタとしての第２計測値格納レジスタ
を、４は第１計測値格納レジスタ２及び第２計測値格納
レジスタ３に保持されている値を入力してそれらの間の
変化を検出する変化検出回路をそれぞれ示している。
【００１４】アップカウンタ１は、内部クロックφまた
は外部クロック入力信号ｂをカウントクロックとしてカ
ウントし、オーバフローした場合にオーバフロー信号ａ
を出力する。なお、アップカウンタ１は本実施例では８
ビット構成であり、それぞれのビット出力がゲート50〜
57を介して同じく８ビット構成の第１計測値格納レジス
タ２と接続されている。第１計測値格納レジスタ２は本
実施例では８ビット構成であり、それぞれのビット出力
が８ビット構成の変化検出回路４へ出力されると共に、
ゲート60〜67を介して同じく８ビット構成の第２計測値
格納レジスタ３と接続されている。そして、第１計測値
格納レジスタ２には、上述のゲート50〜57にストローブ
信号ｃが与えられることにより、アップカウンタ１から
８ビットのカウント値が与えられるのでこれらを保持す
る。
は外部クロック入力信号ｂをカウントクロックとしてカ
ウントし、オーバフローした場合にオーバフロー信号ａ
を出力する。なお、アップカウンタ１は本実施例では８
ビット構成であり、それぞれのビット出力がゲート50〜
57を介して同じく８ビット構成の第１計測値格納レジス
タ２と接続されている。第１計測値格納レジスタ２は本
実施例では８ビット構成であり、それぞれのビット出力
が８ビット構成の変化検出回路４へ出力されると共に、
ゲート60〜67を介して同じく８ビット構成の第２計測値
格納レジスタ３と接続されている。そして、第１計測値
格納レジスタ２には、上述のゲート50〜57にストローブ
信号ｃが与えられることにより、アップカウンタ１から
８ビットのカウント値が与えられるのでこれらを保持す
る。
【００１５】第２計測値格納レジスタ３も本実施例では
８ビット構成であり、それぞれのビットが変化検出回路
４と接続されている。そして、第２計測値格納レジスタ
２には、上述のゲート60〜67にストローブ信号ｃが与え
られることにより、第１計測値格納レジスタ２から８ビ
ットの値が与えられるのでこれらを保持する。従って、
ストローブ信号ｃがゲート50〜57及び60〜67に与えられ
た時点では、第２計測値格納レジスタ３にはその時点で
第１計測値格納レジスタ２が保持していた値が与えられ
て保持され、第１計測値格納レジスタ２にはその時点の
アップカウンタ１のカウント値が与えられて保持される
ので、第２計測値格納レジスタ３には前回のアップカウ
ンタ１のカウント値が保持されることになる。
８ビット構成であり、それぞれのビットが変化検出回路
４と接続されている。そして、第２計測値格納レジスタ
２には、上述のゲート60〜67にストローブ信号ｃが与え
られることにより、第１計測値格納レジスタ２から８ビ
ットの値が与えられるのでこれらを保持する。従って、
ストローブ信号ｃがゲート50〜57及び60〜67に与えられ
た時点では、第２計測値格納レジスタ３にはその時点で
第１計測値格納レジスタ２が保持していた値が与えられ
て保持され、第１計測値格納レジスタ２にはその時点の
アップカウンタ１のカウント値が与えられて保持される
ので、第２計測値格納レジスタ３には前回のアップカウ
ンタ１のカウント値が保持されることになる。
【００１６】なお、第１計測値格納レジスタ２及び第２
計測値格納レジスタ３は共に８ビットのデータバスｄに
も接続されている。
計測値格納レジスタ３は共に８ビットのデータバスｄに
も接続されている。
【００１７】図２は変化検出回路４の具体的な構成例を
示す回路図である。図２において、参照符号５は減算回
路を示しており、上述の如く、第１計測値格納レジスタ
２及び第２計測値格納レジスタ３からそれぞれ８ビット
のデータが入力される。この減算回路５は第１計測値格
納レジスタ２から入力された８ビットのデータから第２
計測値格納レジスタ３から入力された８ビットのデータ
を減算してその結果の８ビットのデータをゲート70〜77
を介して減算結果格納レジスタ６へ出力する。
示す回路図である。図２において、参照符号５は減算回
路を示しており、上述の如く、第１計測値格納レジスタ
２及び第２計測値格納レジスタ３からそれぞれ８ビット
のデータが入力される。この減算回路５は第１計測値格
納レジスタ２から入力された８ビットのデータから第２
計測値格納レジスタ３から入力された８ビットのデータ
を減算してその結果の８ビットのデータをゲート70〜77
を介して減算結果格納レジスタ６へ出力する。
【００１８】なお、参照符号ｆは減算回路５の減算結果
により発生するボロー信号を示しており、後述する増加
検出回路８及び減少検出回路９に与えられている。ま
た、ゲート70〜77はストローブ信号ｃに同期していて且
つ位相を遅らせた信号ｅにより開閉制御される。
により発生するボロー信号を示しており、後述する増加
検出回路８及び減少検出回路９に与えられている。ま
た、ゲート70〜77はストローブ信号ｃに同期していて且
つ位相を遅らせた信号ｅにより開閉制御される。
【００１９】減算結果格納レジスタ６のビット０〜ビッ
ト７までの値（信号）の８ビット出力Ａ0 〜Ａ7 は後述
する増加検出回路８及び減少検出回路９に与えられてい
る。またこの減算結果格納レジスタ６の８ビット出力は
データバスｄへも出力されている。
ト７までの値（信号）の８ビット出力Ａ0 〜Ａ7 は後述
する増加検出回路８及び減少検出回路９に与えられてい
る。またこの減算結果格納レジスタ６の８ビット出力は
データバスｄへも出力されている。
【００２０】参照符号７は検出すべき変化量を予め指定
するための変化量マスクレジスタを示しており、そのビ
ット０〜ビット７までの値（信号）の８ビット出力Ｂ0
〜Ｂ7 は増加検出回路８及び減少検出回路９に与えられ
ている。またこの変化量マスクレジスタ７の８ビット出
力は前述の減算結果格納レジスタ６の８ビット出力と同
様にデータバスｄへも出力されている。
するための変化量マスクレジスタを示しており、そのビ
ット０〜ビット７までの値（信号）の８ビット出力Ｂ0
〜Ｂ7 は増加検出回路８及び減少検出回路９に与えられ
ている。またこの変化量マスクレジスタ７の８ビット出
力は前述の減算結果格納レジスタ６の８ビット出力と同
様にデータバスｄへも出力されている。
【００２１】増加検出回路８は９個の２入力 ANDゲート
80〜88, ９個のインバータ800 〜808 及び１個の８入力
ORゲート89にて構成されている。ANDゲート80〜87の一
方の入力端子にはそれぞれインバータ800 〜807 を介し
て変化量マスクレジスタ７の８ビット出力Ｂ0 〜Ｂ
7 が、他方の入力端子にはそれぞれ減算結果格納レジス
タ６の８ビット出力Ａ0 〜Ａ7 が直接入力されている。
そして、これらの ANDゲート80〜87の出力信号はORゲー
ト89に入力され、その出力信号が ANDゲート88の一方の
入力端子に入力されている。 ANDゲート88の他方の入力
端子にはインバータ808 を介して減算回路５のボロー信
号ｆが入力されている。
80〜88, ９個のインバータ800 〜808 及び１個の８入力
ORゲート89にて構成されている。ANDゲート80〜87の一
方の入力端子にはそれぞれインバータ800 〜807 を介し
て変化量マスクレジスタ７の８ビット出力Ｂ0 〜Ｂ
7 が、他方の入力端子にはそれぞれ減算結果格納レジス
タ６の８ビット出力Ａ0 〜Ａ7 が直接入力されている。
そして、これらの ANDゲート80〜87の出力信号はORゲー
ト89に入力され、その出力信号が ANDゲート88の一方の
入力端子に入力されている。 ANDゲート88の他方の入力
端子にはインバータ808 を介して減算回路５のボロー信
号ｆが入力されている。
【００２２】従って、各 ANDゲート80〜87は変化量マス
クレジスタ７の出力Ｂ0 〜Ｂ7 の対応するビットが”
０”で且つ減算結果格納レジスタ６の出力Ａ0 〜Ａ7 の
対応するビットが”１”である場合にのみ”１”を出力
する。換言すれば、減算結果格納レジスタ６の出力Ａ0
〜Ａ7 の各ビットの値が”１”であっても変化量マスク
レジスタ７の出力Ｂ0 〜Ｂ7 の対応するビットが”１”
であればマスクされてしまい、それぞれに対応する AND
ゲート80〜87の出力信号は”０”になる。
クレジスタ７の出力Ｂ0 〜Ｂ7 の対応するビットが”
０”で且つ減算結果格納レジスタ６の出力Ａ0 〜Ａ7 の
対応するビットが”１”である場合にのみ”１”を出力
する。換言すれば、減算結果格納レジスタ６の出力Ａ0
〜Ａ7 の各ビットの値が”１”であっても変化量マスク
レジスタ７の出力Ｂ0 〜Ｂ7 の対応するビットが”１”
であればマスクされてしまい、それぞれに対応する AND
ゲート80〜87の出力信号は”０”になる。
【００２３】ORゲート89は、 ANDゲート80〜87の出力信
号の内の一つでも”１”であれば信号”１”を出力する
が、 ANDゲート88の他方の入力端子にはボロー信号ｆが
インバータ808 を介して与えられているので、ボロー信
号ｆが発生していない場合にのみ ANDゲート88はORゲー
ト89の出力信号を出力することが出来る。なお、 ANDゲ
ート88の出力信号は F/F回路10のセット端子Ｓに与えら
れている。
号の内の一つでも”１”であれば信号”１”を出力する
が、 ANDゲート88の他方の入力端子にはボロー信号ｆが
インバータ808 を介して与えられているので、ボロー信
号ｆが発生していない場合にのみ ANDゲート88はORゲー
ト89の出力信号を出力することが出来る。なお、 ANDゲ
ート88の出力信号は F/F回路10のセット端子Ｓに与えら
れている。
【００２４】減少検出回路９は８個の２入力のORゲート
90〜97，１個の２入力 ANDゲート98及び１個の８入力OR
ゲート99にて構成されている。ORゲート90〜97の一方の
入力端子にはそれぞれ変化量マスクレジスタ７の８ビッ
ト出力Ｂ0 〜Ｂ7 が、他方の入力端子にはそれぞれ減算
結果格納レジスタ６の８ビット出力Ａ0 〜Ａ7 が入力さ
れている。そして、これらのORゲート90〜97の出力信号
はORゲート99に入力され、その出力信号が ANDゲート98
の一方の入力端子に入力されている。 ANDゲート98の他
方の入力端子には減算回路５のボロー信号ｆが入力され
ている。
90〜97，１個の２入力 ANDゲート98及び１個の８入力OR
ゲート99にて構成されている。ORゲート90〜97の一方の
入力端子にはそれぞれ変化量マスクレジスタ７の８ビッ
ト出力Ｂ0 〜Ｂ7 が、他方の入力端子にはそれぞれ減算
結果格納レジスタ６の８ビット出力Ａ0 〜Ａ7 が入力さ
れている。そして、これらのORゲート90〜97の出力信号
はORゲート99に入力され、その出力信号が ANDゲート98
の一方の入力端子に入力されている。 ANDゲート98の他
方の入力端子には減算回路５のボロー信号ｆが入力され
ている。
【００２５】従って、各ORゲート90〜97は変化量マスク
レジスタ７の出力Ｂ0 〜Ｂ7 の対応するビットが”０”
で且つ減算結果格納レジスタ６の出力Ａ0 〜Ａ7 の対応
するビットが”０”である場合にのみ”１”を出力す
る。換言すれば、減算結果格納レジスタ６の出力Ａ0 〜
Ａ7 の各ビットの値が”０”であっても変化量マスクレ
ジスタ７の出力Ｂ0 〜Ｂ7 の対応するビットが”１”で
あればマスクされてしまい、それぞれに対応するORゲー
ト90〜97の出力信号は”１”になる。
レジスタ７の出力Ｂ0 〜Ｂ7 の対応するビットが”０”
で且つ減算結果格納レジスタ６の出力Ａ0 〜Ａ7 の対応
するビットが”０”である場合にのみ”１”を出力す
る。換言すれば、減算結果格納レジスタ６の出力Ａ0 〜
Ａ7 の各ビットの値が”０”であっても変化量マスクレ
ジスタ７の出力Ｂ0 〜Ｂ7 の対応するビットが”１”で
あればマスクされてしまい、それぞれに対応するORゲー
ト90〜97の出力信号は”１”になる。
【００２６】ORゲート99は、ORゲート90〜97の出力信号
の内の一つでも”１”であれば信号”１”を出力する
が、 ANDゲート98の他方の入力端子にはボロー信号ｆが
与えられているので、ボロー信号ｆが発生している場合
にのみ ANDゲート98はORゲート99の出力信号を出力する
ことが出来る。なお、 ANDゲート88の出力信号は F/F回
路11のセット端子Ｓに与えられている。
の内の一つでも”１”であれば信号”１”を出力する
が、 ANDゲート98の他方の入力端子にはボロー信号ｆが
与えられているので、ボロー信号ｆが発生している場合
にのみ ANDゲート98はORゲート99の出力信号を出力する
ことが出来る。なお、 ANDゲート88の出力信号は F/F回
路11のセット端子Ｓに与えられている。
【００２７】F/F回路10には増加検出回路８の出力信
号、即ち ANDゲート88の出力信号がセット端子Ｓに与え
られており、 F/F回路11には減少検出回路９の出力信
号、即ちANDゲート98の出力信号がセット端子Ｓに与え
られている。また、両 F/F回路10, 11 のリセット端子
Ｒには共にリセット信号が与えられている。更にそれら
とは別に、両 F/F回路10, 11はデータバスｄと接続され
ており、データバスｄからデータが設定されることによ
りリセットされる。
号、即ち ANDゲート88の出力信号がセット端子Ｓに与え
られており、 F/F回路11には減少検出回路９の出力信
号、即ちANDゲート98の出力信号がセット端子Ｓに与え
られている。また、両 F/F回路10, 11 のリセット端子
Ｒには共にリセット信号が与えられている。更にそれら
とは別に、両 F/F回路10, 11はデータバスｄと接続され
ており、データバスｄからデータが設定されることによ
りリセットされる。
【００２８】なお、参照符号ｇは増加検出による割り込
み信号を示しており、 F/F回路10のセット出力として出
力され、ｈは減少検出による割り込み信号を示してお
り、 F/F回路11のセット出力として出力される。
み信号を示しており、 F/F回路10のセット出力として出
力され、ｈは減少検出による割り込み信号を示してお
り、 F/F回路11のセット出力として出力される。
【００２９】次に、上述のような構成の本発明の計測型
タイマの動作について説明する。たとえば、外部でのイ
ベント発生の時間間隔を計測する場合には、アップカウ
ンタ１のカウントクロックとして内部クロックφを選択
し、ストローブ信号ｃを外部からのイベント入力により
発生するようにする。アップカウンタ１は内部クロック
φをカウントしてゆき、外部からのイベント入力による
ストローブ信号ｃが発生すると、ゲート50〜57が開くの
で、第１計測値格納レジスタ２はその時点のアップカウ
ンタ１のカウント値を取り込んで保持する。
タイマの動作について説明する。たとえば、外部でのイ
ベント発生の時間間隔を計測する場合には、アップカウ
ンタ１のカウントクロックとして内部クロックφを選択
し、ストローブ信号ｃを外部からのイベント入力により
発生するようにする。アップカウンタ１は内部クロック
φをカウントしてゆき、外部からのイベント入力による
ストローブ信号ｃが発生すると、ゲート50〜57が開くの
で、第１計測値格納レジスタ２はその時点のアップカウ
ンタ１のカウント値を取り込んで保持する。
【００３０】次に、再度ストローブ信号ｃが発生する
と、ゲート60〜67が開くので、第１計測値格納レジスタ
２に保持されている値が第２計測値格納レジスタ３に格
納され、また同時にゲート50〜57も開くので、第１計測
値格納レジスタ２には現在（ストローブ信号ｃ発生時）
のアップカウンタ１のカウント値が新たに取り込まれ
る。そして、これらの第１計測値格納レジスタ２及び第
２計測値格納レジスタ３に保持されている値は常時変化
検出回路４に与えられており、変化検出回路４はある一
定量以上の変化があったか否かを検出する。
と、ゲート60〜67が開くので、第１計測値格納レジスタ
２に保持されている値が第２計測値格納レジスタ３に格
納され、また同時にゲート50〜57も開くので、第１計測
値格納レジスタ２には現在（ストローブ信号ｃ発生時）
のアップカウンタ１のカウント値が新たに取り込まれ
る。そして、これらの第１計測値格納レジスタ２及び第
２計測値格納レジスタ３に保持されている値は常時変化
検出回路４に与えられており、変化検出回路４はある一
定量以上の変化があったか否かを検出する。
【００３１】この変化検出回路４は、以下にように動作
する。まず、減算回路５により、第１計測値格納レジス
タ２に保持されている値から第２計測値格納レジスタ３
に保持されている値が減算される。この減算回路５によ
る減算結果は、ストローブ信号ｃに同期して且つ位相を
遅らせた信号ｅによりゲート70〜77が開いた時点で、減
算回路５から出力されて減算結果格納レジスタ６に保持
される。このようにして減算結果格納レジスタ６に保持
されている値と変化量マスクレジスタ７に予め保持され
ている値とは増加検出回路８または減少検出回路９によ
り増加量及び減少量が検出される。
する。まず、減算回路５により、第１計測値格納レジス
タ２に保持されている値から第２計測値格納レジスタ３
に保持されている値が減算される。この減算回路５によ
る減算結果は、ストローブ信号ｃに同期して且つ位相を
遅らせた信号ｅによりゲート70〜77が開いた時点で、減
算回路５から出力されて減算結果格納レジスタ６に保持
される。このようにして減算結果格納レジスタ６に保持
されている値と変化量マスクレジスタ７に予め保持され
ている値とは増加検出回路８または減少検出回路９によ
り増加量及び減少量が検出される。
【００３２】たとえば、減算結果格納レジスタ６に保持
されている値が”0001 0110B”(Bは２進数を表す) であ
って減算回路５がボロー信号ｆを発生せず、変化量マス
クレジスタ７の値が”000 111B”である場合には以下の
ようになる。まず、変化量マスクレジスタ７の８ビット
出力の内の”１”のビットがマスクされ、その他のビッ
ト”０”については増加検出回路８において”１”の検
出が行われ、減少検出回路９においては”０”の検出が
行われる。但し、減算回路５がボロー信号ｆを発生して
いないので、増加検出回路８での検出結果のみが有効に
なる。
されている値が”0001 0110B”(Bは２進数を表す) であ
って減算回路５がボロー信号ｆを発生せず、変化量マス
クレジスタ７の値が”000 111B”である場合には以下の
ようになる。まず、変化量マスクレジスタ７の８ビット
出力の内の”１”のビットがマスクされ、その他のビッ
ト”０”については増加検出回路８において”１”の検
出が行われ、減少検出回路９においては”０”の検出が
行われる。但し、減算回路５がボロー信号ｆを発生して
いないので、増加検出回路８での検出結果のみが有効に
なる。
【００３３】この場合、Ａ4 （減算結果格納レジスタ６
のビット４の値) に”１”が検出されるので、増加検出
回路８の出力が”１”になって F/F回路10のセット端子
Ｓに与えられてその検出結果は F/F回路10に保持され
る。またこれにより、割り込み信号ｇが F/F回路10から
発生されて急増加に対応した処理が CPUで行われる。
のビット４の値) に”１”が検出されるので、増加検出
回路８の出力が”１”になって F/F回路10のセット端子
Ｓに与えられてその検出結果は F/F回路10に保持され
る。またこれにより、割り込み信号ｇが F/F回路10から
発生されて急増加に対応した処理が CPUで行われる。
【００３４】また、減算結果格納レジスタ６及び変化量
マスクレジスタ７の出力が上述の値と同じで減算回路５
がボロー信号ｆを発生した場合には以下にようになる。
この場合には減少検出回路９での検出結果のみが有効に
なり、マスクされていないビットのＡ7 〜Ａ5 (減算結
果格納レジスタ６のビット７〜ビット５の値)に”０”
が検出されるので、減少検出回路９の出力がアクティブ
になって F/F回路11のセット端子Ｓに与えられてその検
出結果は F/F回路11に保持される。またこれにより、割
り込み信号ｈが F/F回路11から発生されて急増加に対応
した処理が CPUで行われる。
マスクレジスタ７の出力が上述の値と同じで減算回路５
がボロー信号ｆを発生した場合には以下にようになる。
この場合には減少検出回路９での検出結果のみが有効に
なり、マスクされていないビットのＡ7 〜Ａ5 (減算結
果格納レジスタ６のビット７〜ビット５の値)に”０”
が検出されるので、減少検出回路９の出力がアクティブ
になって F/F回路11のセット端子Ｓに与えられてその検
出結果は F/F回路11に保持される。またこれにより、割
り込み信号ｈが F/F回路11から発生されて急増加に対応
した処理が CPUで行われる。
【００３５】更に、たとえば減算結果格納レジスタ６の
出力が上述の値と同じで変化量マスクレジスタ７の値
が”0001 1111B”であり、ボロー信号ｆが発生していな
い場合には、マスクされていないビット（Ａ7 〜Ａ5 ）
に”１”が検出されないので、増加検出回路８及び減少
検出回路９のいずれの出力もアクティブにはならず、増
加及び減少ともに検出されることはない。。
出力が上述の値と同じで変化量マスクレジスタ７の値
が”0001 1111B”であり、ボロー信号ｆが発生していな
い場合には、マスクされていないビット（Ａ7 〜Ａ5 ）
に”１”が検出されないので、増加検出回路８及び減少
検出回路９のいずれの出力もアクティブにはならず、増
加及び減少ともに検出されることはない。。
【００３６】なお、 F/F回路10から割り込み信号ｇが、
または F/F回路11から割り込み信号ｈが出力された場合
は図示されていない CPUが上述のようにそれぞれに対応
した適宜の処理を実行するが、その処理が終了した時点
で CPUから所定のデータがデータバスｄへ出力され、こ
のデータが両 F/F回路10, 11に与えられることにより両
F/F回路10, 11はリセットされる。
または F/F回路11から割り込み信号ｈが出力された場合
は図示されていない CPUが上述のようにそれぞれに対応
した適宜の処理を実行するが、その処理が終了した時点
で CPUから所定のデータがデータバスｄへ出力され、こ
のデータが両 F/F回路10, 11に与えられることにより両
F/F回路10, 11はリセットされる。
【００３７】なお、上記実施例において、増加検出回路
８及び減少検出回路９の出力を端子から出力すると、２
端子（２ビットのデータ）にて外部装置に対して常時増
加，減少の状態を伝達することが出来るので、周辺装置
での制御をより細かく実行することが可能になる。
８及び減少検出回路９の出力を端子から出力すると、２
端子（２ビットのデータ）にて外部装置に対して常時増
加，減少の状態を伝達することが出来るので、周辺装置
での制御をより細かく実行することが可能になる。
【００３８】
【発明の効果】以上に詳述したように本発明によれば、
カウンタ回路の最新のカウント値と一つ前のカウント値
とを常時保持し、これらの二つの値の減算を行い、その
結果が一定値より大になったか否かを検出することによ
りカウント値の急増加，急減少の発生を即座に知ること
が出来る。従って、それらの検出により割り込みを発生
させる等によって、従来よりも少ないソフトウェア負担
で最適な処理を行うことが可能になる。
カウンタ回路の最新のカウント値と一つ前のカウント値
とを常時保持し、これらの二つの値の減算を行い、その
結果が一定値より大になったか否かを検出することによ
りカウント値の急増加，急減少の発生を即座に知ること
が出来る。従って、それらの検出により割り込みを発生
させる等によって、従来よりも少ないソフトウェア負担
で最適な処理を行うことが可能になる。
【図１】本発明のタイマの一実施例の全体の構成例を示
すブロック図である。
すブロック図である。
【図２】本発明のタイマの一実施例の変化検出回路の具
体的な構成例を示す回路図である。
体的な構成例を示す回路図である。
【図３】従来の計測型タイマの構成例を示すブロック図
である。
である。
１ アップカウンタ ２ 第１計測値格納レジスタ ３ 第２計測値格納レジスタ ４ 変化検出回路 ５ 減算回路 ６ 減算結果格納レジスタ ７ 変化量マスクレジスタ ８ 増加検出回路 ９ 減少検出回路
Claims (2)
- 【請求項１】 所定時間間隔で与えられるクロックをカ
ウントするカウンタ回路と、所定の信号が与えられた時
点で前記カウンタ回路のカウント値を取込んで保持する
カウント値レジスタとを備え、前記所定の信号が与えら
れた時点で前記カウント値レジスタに保持されている値
と前記所定の信号が前回与えられた時点で前記カウント
値レジスタに保持されていた値との差を求めることによ
り、前記所定の信号の入力間隔を計測すべくなしてある
タイマにおいて、 前記所定の信号が与えられた時点で前記カウント値レジ
スタに保持されている値を保持するレジスタ値レジスタ
と、 前記カウント値レジスタに保持されている値から前記レ
ジスタ値レジスタに保持されている値を減算する変化検
出回路とを備えたことを特徴とするタイマ。 - 【請求項２】 所定時間間隔で与えられるクロックをカ
ウントするカウンタ回路と、所定の信号が与えられた時
点で前記カウンタ回路のカウント値を取込んで保持する
カウント値レジスタとを備え、前記所定の信号が与えら
れた時点で前記カウント値レジスタに保持されている値
と前記所定の信号が前回与えられた時点で前記カウント
値レジスタに保持されていた値との差を求めることによ
り、前記所定の信号の入力間隔を計測すべくなしてある
タイマにおいて、 前記所定の信号が与えられた時点で前記カウント値レジ
スタに保持されている値を保持するレジスタ値レジスタ
と、 前記カウント値レジスタに保持されている値から前記レ
ジスタ値レジスタに保持されている値を減算する減算回
路と、 該減算回路の減算結果を保持する減算結果レジスタと、 検出すべき変化量として予め定められた値を保持する変
化量レジスタと、 前記減算結果レジスタに保持されている値が正で、且つ
前記変化量レジスタに保持されている値より大であるこ
とを検出する増加検出回路と、 前記減算結果レジスタに保持されている値が負で、且つ
その絶対値が前記変化量レジスタに保持されている値よ
り大であることを検出する減少検出回路とを備えたこと
を特徴とするタイマ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5018484A JPH06230150A (ja) | 1993-02-05 | 1993-02-05 | タイマ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5018484A JPH06230150A (ja) | 1993-02-05 | 1993-02-05 | タイマ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06230150A true JPH06230150A (ja) | 1994-08-19 |
Family
ID=11972918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5018484A Pending JPH06230150A (ja) | 1993-02-05 | 1993-02-05 | タイマ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06230150A (ja) |
-
1993
- 1993-02-05 JP JP5018484A patent/JPH06230150A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |