JPH09113556A - パルス計測回路及びその計測方法 - Google Patents
パルス計測回路及びその計測方法Info
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- JPH09113556A JPH09113556A JP26694595A JP26694595A JPH09113556A JP H09113556 A JPH09113556 A JP H09113556A JP 26694595 A JP26694595 A JP 26694595A JP 26694595 A JP26694595 A JP 26694595A JP H09113556 A JPH09113556 A JP H09113556A
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Abstract
(57)【要約】
【課題】マイクロコンピュータのＣＰＵに依存すること
なく、応答速度および計測精度が向上されるパルス計測
回路およびその計測方法を実現する。 【解決手段】本発明のパルス計測回路は、カウンタ１
と、キャプチャレジスタ２と、パルス計測レジスタＡ３
と、パルス計測レジスタＢ４と、演算部５と、演算結果
格納フラグ６と、計測データ確定レジスタ７とを備えて
構成される。カウンタ１は、カウントクロック１０１に
よりカウントアップされ、入力パルス１０２のエッジが
検出されて、当該カウント値がキャプチャレジスタ２に
取込まれる。キャプチャレジスタ２に取込まれた値は、
パルス計測レジスタＡ３に格納され、演算部５において
パルス計測レジスタＢ４の値と比較される。この比較結
果に対応する演算処理を介して、計測データ確定フラグ
７がセットされて、パルス計測が実行される。
なく、応答速度および計測精度が向上されるパルス計測
回路およびその計測方法を実現する。 【解決手段】本発明のパルス計測回路は、カウンタ１
と、キャプチャレジスタ２と、パルス計測レジスタＡ３
と、パルス計測レジスタＢ４と、演算部５と、演算結果
格納フラグ６と、計測データ確定レジスタ７とを備えて
構成される。カウンタ１は、カウントクロック１０１に
よりカウントアップされ、入力パルス１０２のエッジが
検出されて、当該カウント値がキャプチャレジスタ２に
取込まれる。キャプチャレジスタ２に取込まれた値は、
パルス計測レジスタＡ３に格納され、演算部５において
パルス計測レジスタＢ４の値と比較される。この比較結
果に対応する演算処理を介して、計測データ確定フラグ
７がセットされて、パルス計測が実行される。
Description
【０００１】
【発明の属する技術分野】本発明はパルス計測回路及び
その計測方法に関し、特に入力パルスのエッジ検出によ
り、測定対象のカウントクロックの周期およびパルス幅
の計測を行うパルス計測回路及びその計測方法に関す
る。
その計測方法に関し、特に入力パルスのエッジ検出によ
り、測定対象のカウントクロックの周期およびパルス幅
の計測を行うパルス計測回路及びその計測方法に関す
る。
【０００２】
【従来の技術】従来、この種のマイクロコンピュータ内
蔵のタイマ機能によりパルス計測を行うパルス計測回路
及びその計測方法においては、計測対象の入力パルスの
エッジを検出することにより割込み処理を起動させ、キ
ャプチャされた値を演算処理することにより、当該入力
パルスの周期を計測している。また、マクロサービス機
能を有するマイクロコンピュータによるパルス計測処理
においては、パルス入力によるエッジ検出によりキャプ
チャされた値を、データメモリ上のキャプチャデータ格
納領域に転送し、その後、ＣＰＵにより内部演算回路を
用いて演算処理を実行し、パルス計測値を算出してい
る。
蔵のタイマ機能によりパルス計測を行うパルス計測回路
及びその計測方法においては、計測対象の入力パルスの
エッジを検出することにより割込み処理を起動させ、キ
ャプチャされた値を演算処理することにより、当該入力
パルスの周期を計測している。また、マクロサービス機
能を有するマイクロコンピュータによるパルス計測処理
においては、パルス入力によるエッジ検出によりキャプ
チャされた値を、データメモリ上のキャプチャデータ格
納領域に転送し、その後、ＣＰＵにより内部演算回路を
用いて演算処理を実行し、パルス計測値を算出してい
る。
【０００３】図３は、従来のマクロサービス機能のない
マイクロコンピュータによりパルス計測を行うパルス計
測回路の構成を示すブロック図である。図３に示される
ように、カウンタ１２とキャプチャ／コンペアレジスタ
１３とを備えて構成されており、計測対象の入力パルス
１０２はキャプチャ／コンペアレジスタ１３に入力され
る。一方、カウンタ１２は、カウントクロック１０１の
入力によりカウントアップされるフリーランニングのカ
ウンタであり、入力パルス１０１のエッジ検出により、
キャプチャ／コンペアレジスタ１３には、カウンタ１２
によるカウントクロック１０１のカウント値が取込ま
れ、外部入力割込み１０６が起動される。この外部入力
割込み１０６が起動されると、それ以降の処理は、内部
の演算回路（図示されない）を用いてパルス計測のため
の演算が行われて、その計測結果は、予め定められてい
るメモリ領域に転送されて格納される。
マイクロコンピュータによりパルス計測を行うパルス計
測回路の構成を示すブロック図である。図３に示される
ように、カウンタ１２とキャプチャ／コンペアレジスタ
１３とを備えて構成されており、計測対象の入力パルス
１０２はキャプチャ／コンペアレジスタ１３に入力され
る。一方、カウンタ１２は、カウントクロック１０１の
入力によりカウントアップされるフリーランニングのカ
ウンタであり、入力パルス１０１のエッジ検出により、
キャプチャ／コンペアレジスタ１３には、カウンタ１２
によるカウントクロック１０１のカウント値が取込ま
れ、外部入力割込み１０６が起動される。この外部入力
割込み１０６が起動されると、それ以降の処理は、内部
の演算回路（図示されない）を用いてパルス計測のため
の演算が行われて、その計測結果は、予め定められてい
るメモリ領域に転送されて格納される。
【０００４】また、図４は、従来のマクロサービス機能
を有するマイクロコンピュータによりパルス計測を行う
パルス計測回路の構成を示すブロック図である。この場
合には、チャネル（１）１０７またはチャネル（２）１
０８より入力される入力パルスのエッジ検出により、フ
リーランニングしているカウンタ１５のカウント値がキ
ャプチャレジスタ１４に取込まれて、立ち下がりエッジ
検出信号１０９が出力されてＩ／Ｏ要求制御部１７に入
力される。Ｉ／Ｏ要求制御部１７においては、この立ち
下がりエッジ検出信号１０９の入力を受けて、キャプチ
ャ終了Ｉ／Ｏ要求信号１１０がアクティブで出力され、
Ｉ／Ｏ要求受付部１８に入力される。Ｉ／Ｏ要求受付部
１８においては、このキャプチャ終了Ｉ／Ｏ要求信号１
１０、チャネル信号１１１および端子レベル信号１１２
を基にして、命令レジスタ１９を介して実行制御部２０
に対しパルス計測終了処理要求を通知する。実行制御部
２０においては、これを受けて、ＰＣ２２の命令コード
を参照して現在実行中の処理を一旦中断し、キャプチャ
されたデータをデータメモリ２５に格納した後にＡＬＵ
２４により減算処理が行われる。この減算結果はデータ
メモリ２５に格納され、これに伴ない実行制御部２０に
より中断されていた処理が再開される。
を有するマイクロコンピュータによりパルス計測を行う
パルス計測回路の構成を示すブロック図である。この場
合には、チャネル（１）１０７またはチャネル（２）１
０８より入力される入力パルスのエッジ検出により、フ
リーランニングしているカウンタ１５のカウント値がキ
ャプチャレジスタ１４に取込まれて、立ち下がりエッジ
検出信号１０９が出力されてＩ／Ｏ要求制御部１７に入
力される。Ｉ／Ｏ要求制御部１７においては、この立ち
下がりエッジ検出信号１０９の入力を受けて、キャプチ
ャ終了Ｉ／Ｏ要求信号１１０がアクティブで出力され、
Ｉ／Ｏ要求受付部１８に入力される。Ｉ／Ｏ要求受付部
１８においては、このキャプチャ終了Ｉ／Ｏ要求信号１
１０、チャネル信号１１１および端子レベル信号１１２
を基にして、命令レジスタ１９を介して実行制御部２０
に対しパルス計測終了処理要求を通知する。実行制御部
２０においては、これを受けて、ＰＣ２２の命令コード
を参照して現在実行中の処理を一旦中断し、キャプチャ
されたデータをデータメモリ２５に格納した後にＡＬＵ
２４により減算処理が行われる。この減算結果はデータ
メモリ２５に格納され、これに伴ない実行制御部２０に
より中断されていた処理が再開される。
【０００５】
【発明が解決しようとする課題】上述した従来のパルス
計測回路及びその計測方法においては、マイクロコンピ
ュータを用いてパルス計測を行う際に、当該マイクロコ
ンピュータ内部の演算回路を用いてパルス計測演算処理
を行っているために、多チャネルについて同時にパルス
計測を行う場合には、ＣＰＵ自体の処理速度により計測
応答速度および計測精度が制約されてしまうという欠点
がある。
計測回路及びその計測方法においては、マイクロコンピ
ュータを用いてパルス計測を行う際に、当該マイクロコ
ンピュータ内部の演算回路を用いてパルス計測演算処理
を行っているために、多チャネルについて同時にパルス
計測を行う場合には、ＣＰＵ自体の処理速度により計測
応答速度および計測精度が制約されてしまうという欠点
がある。
【０００６】
【課題を解決するための手段】第１の発明のパルス計測
回路は、計測対象のカウントクロックを入力して、当該
カウントクロックのパルス周期およびパルス幅を計測す
るパルス計測回路において、前記カウントクロックを入
力して計数する計数手段と、外部から入力される特定の
信号を介して前記計数手段の計数値を入力して格納する
キャプチャレジスタと、前記キャプチャレジスタに格納
されている値を入力して格納する第１のパルス計測レジ
スタと、前記第１のパルス計測レジスタに格納されてい
るレジスタ値の更新時に、当該第１のパルス計測レジス
タにおける更新前のレジスタ値を入力して格納する第２
のパルス計測レジスタと、前記第１のパルス計測レジス
タに格納されているレジスタ値と、前記第２のパルス計
測レジスタに格納されているレジスタ値とを入力とする
演算手段と、前記演算手段による演算結果を入力して格
納する演算結果格納レジスタと、前記演算手段の演算出
力に基づいて計測データフラグを設定するフラグ設定手
段とを備えて構成され、前記演算結果格納レジスタに格
納されるレジすタ値をパルス計測値として出力すること
を特徴としている。
回路は、計測対象のカウントクロックを入力して、当該
カウントクロックのパルス周期およびパルス幅を計測す
るパルス計測回路において、前記カウントクロックを入
力して計数する計数手段と、外部から入力される特定の
信号を介して前記計数手段の計数値を入力して格納する
キャプチャレジスタと、前記キャプチャレジスタに格納
されている値を入力して格納する第１のパルス計測レジ
スタと、前記第１のパルス計測レジスタに格納されてい
るレジスタ値の更新時に、当該第１のパルス計測レジス
タにおける更新前のレジスタ値を入力して格納する第２
のパルス計測レジスタと、前記第１のパルス計測レジス
タに格納されているレジスタ値と、前記第２のパルス計
測レジスタに格納されているレジスタ値とを入力とする
演算手段と、前記演算手段による演算結果を入力して格
納する演算結果格納レジスタと、前記演算手段の演算出
力に基づいて計測データフラグを設定するフラグ設定手
段とを備えて構成され、前記演算結果格納レジスタに格
納されるレジすタ値をパルス計測値として出力すること
を特徴としている。
【０００７】なお、前記第１の発明において、前記演算
手段としては、前記第１のパルス計測レジスタに格納さ
れるレジスタ値と、前記第２のパルス計測レジスタに格
納されるレジスタ値とを比較照合する比較部と、前記比
較部より入力される比較結果および前記計数手段より入
力されるオーバーフロー発生信号を介して演算制御作用
を行う演算制御部と、前記演算制御部の制御作用を介し
て、処理された値を補正済みデータとして格納する補正
済みデータ格納部と、前記第１のパルス計測レジスタに
格納されているレジスタ値、前記演算制御部より出力さ
れる計測範囲オーバー信号／加算減算切替信号および前
記補正済みデータ格納部に格納されている値の入力を基
にして加減算処理を行う加減算部とを備えて構成しても
よい。
手段としては、前記第１のパルス計測レジスタに格納さ
れるレジスタ値と、前記第２のパルス計測レジスタに格
納されるレジスタ値とを比較照合する比較部と、前記比
較部より入力される比較結果および前記計数手段より入
力されるオーバーフロー発生信号を介して演算制御作用
を行う演算制御部と、前記演算制御部の制御作用を介し
て、処理された値を補正済みデータとして格納する補正
済みデータ格納部と、前記第１のパルス計測レジスタに
格納されているレジスタ値、前記演算制御部より出力さ
れる計測範囲オーバー信号／加算減算切替信号および前
記補正済みデータ格納部に格納されている値の入力を基
にして加減算処理を行う加減算部とを備えて構成しても
よい。
【０００８】また、第２の発明のパルス計測方法は、計
測対象のカウントクロックを入力して、当該カウントク
ロックのパルス周期およびパルス幅を計測するパルス計
測回路において、前記カウントクロックを入力して計数
する第１のステップと、外部から入力される特定の信号
に基づいて前記第１のステップにおいて生成さ計数値
を、所定のキャプチャレジスタに格納する第２のステッ
プと、前記第２のステップにおいて前記キャプチャレジ
スタに格納された計数値を、所定の第１のパルス計数レ
ジスタに格納する第３のステップと、前記外部から入力
される特定の信号に基づいて前記キャプチャレジスタに
格納する計数値を更新する際に、前記第１のパルス計数
レジスタに格納されているレジスタの値を、所定の第２
のパルス計数レジスタに格納する第４のステップと、前
記第１のパルス計数レジスタに格納されているレジスタ
の値と、前記第２のパルス計数レジスタに格納されてい
るレジスタの値とを入力して演算処理する第５のステッ
プと、前記第５のステップによる演算処理出力により、
所定の計測データ設定フラグを設定するとともに、所定
の格納手段に当該演算結果を格納する第６のステップ
と、を有することを特徴としている。
測対象のカウントクロックを入力して、当該カウントク
ロックのパルス周期およびパルス幅を計測するパルス計
測回路において、前記カウントクロックを入力して計数
する第１のステップと、外部から入力される特定の信号
に基づいて前記第１のステップにおいて生成さ計数値
を、所定のキャプチャレジスタに格納する第２のステッ
プと、前記第２のステップにおいて前記キャプチャレジ
スタに格納された計数値を、所定の第１のパルス計数レ
ジスタに格納する第３のステップと、前記外部から入力
される特定の信号に基づいて前記キャプチャレジスタに
格納する計数値を更新する際に、前記第１のパルス計数
レジスタに格納されているレジスタの値を、所定の第２
のパルス計数レジスタに格納する第４のステップと、前
記第１のパルス計数レジスタに格納されているレジスタ
の値と、前記第２のパルス計数レジスタに格納されてい
るレジスタの値とを入力して演算処理する第５のステッ
プと、前記第５のステップによる演算処理出力により、
所定の計測データ設定フラグを設定するとともに、所定
の格納手段に当該演算結果を格納する第６のステップ
と、を有することを特徴としている。
【０００９】なお、前記第２の発明において、前記第５
のステップは、前記第１のパルス計数レジスタに格納さ
れているレジスタの値と、前記第２のパルス計数レジス
タに格納されているレジスタの値とを比較照合する第７
のステップと、前記第７のステップにおける比較結果に
基づいて、前記演算処理における加減算の切替えを行う
第８のステップと、を有するようにしてもよい。
のステップは、前記第１のパルス計数レジスタに格納さ
れているレジスタの値と、前記第２のパルス計数レジス
タに格納されているレジスタの値とを比較照合する第７
のステップと、前記第７のステップにおける比較結果に
基づいて、前記演算処理における加減算の切替えを行う
第８のステップと、を有するようにしてもよい。
【００１０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１１】図１は本発明の１実施形態を示すブロック
図である。図１に示されるように、本実施形態は、カウ
ンタ１と、キャプチャレジスタ２と、パルス計測レジス
タＡ３と、パルス計測レジスタＢ４と、演算部５と、演
算結果格納フラグ６と、計測データ確定レジスタ７とを
備えて構成される。また、図２は、演算部５の内部構成
を示すブロック図であり、パルス計測レジスタＡ３、パ
ルス計測レジスタＢ４、演算結果格納フラグ６および計
測データ確定レジスタ７に対応して、比較器８と、演算
制御部９と、補正済みデータ格納部１０と、加減算部１
１とを備えて構成されている。以下、図１および図２を
参照して、本実施形態の動作について説明する。
図である。図１に示されるように、本実施形態は、カウ
ンタ１と、キャプチャレジスタ２と、パルス計測レジス
タＡ３と、パルス計測レジスタＢ４と、演算部５と、演
算結果格納フラグ６と、計測データ確定レジスタ７とを
備えて構成される。また、図２は、演算部５の内部構成
を示すブロック図であり、パルス計測レジスタＡ３、パ
ルス計測レジスタＢ４、演算結果格納フラグ６および計
測データ確定レジスタ７に対応して、比較器８と、演算
制御部９と、補正済みデータ格納部１０と、加減算部１
１とを備えて構成されている。以下、図１および図２を
参照して、本実施形態の動作について説明する。
【００１２】カウンタ１は、従来例の場合と同様にカウ
ントクロック１０１によりカウントアップされるフリー
ランニングのカウンタであり、入力パルス１０２のエッ
ジ検出により、キャプチャレジスタ２には、カウンタ１
より出力されるカウント値が取込まれる。キャプチャレ
ジスタ２に取込まれたカウント値は、パルス計測レジス
タＡ３に入力されて格納され、演算部５に含まれる比較
器８により、パルス計測レジスタＡ３とパルス計測レジ
スタＢ４の値が比較照合される。比較器８において、パ
ルス計測レジスタＡ３の値が、パルス計測レジスタＢ４
の値よりも小さい場合には、比較器８より出力される比
較結果信号１０５がアクティブにて出力されて、演算制
御部９に入力される。演算制御部９においては、前回の
タイミングにおいて比較結果信号１０５がアクティブで
あった場合、またはカウンタ１より出力されるオーバー
フロー信号１０３と、今回のタイミングにおける比較結
果信号１０５が共にアクティブであった場合には、パル
ス計測範囲を越えたものと判定され、計測範囲オーバ信
号１０６がアクティブにて出力されて加減算部１１に入
力される。また、カウンタ１より出力されるオーバーフ
ロー信号１０３がアクティブであり、且つ比較結果信号
１０５がノンアクティブである場合には、演算制御部９
からは、カウンタ１のカウント値の最大値からパルス計
測レジスタＢ４の値を差引いた値が出力されて、補正済
みデータ格納部１０に入力されて格納される。
ントクロック１０１によりカウントアップされるフリー
ランニングのカウンタであり、入力パルス１０２のエッ
ジ検出により、キャプチャレジスタ２には、カウンタ１
より出力されるカウント値が取込まれる。キャプチャレ
ジスタ２に取込まれたカウント値は、パルス計測レジス
タＡ３に入力されて格納され、演算部５に含まれる比較
器８により、パルス計測レジスタＡ３とパルス計測レジ
スタＢ４の値が比較照合される。比較器８において、パ
ルス計測レジスタＡ３の値が、パルス計測レジスタＢ４
の値よりも小さい場合には、比較器８より出力される比
較結果信号１０５がアクティブにて出力されて、演算制
御部９に入力される。演算制御部９においては、前回の
タイミングにおいて比較結果信号１０５がアクティブで
あった場合、またはカウンタ１より出力されるオーバー
フロー信号１０３と、今回のタイミングにおける比較結
果信号１０５が共にアクティブであった場合には、パル
ス計測範囲を越えたものと判定され、計測範囲オーバ信
号１０６がアクティブにて出力されて加減算部１１に入
力される。また、カウンタ１より出力されるオーバーフ
ロー信号１０３がアクティブであり、且つ比較結果信号
１０５がノンアクティブである場合には、演算制御部９
からは、カウンタ１のカウント値の最大値からパルス計
測レジスタＢ４の値を差引いた値が出力されて、補正済
みデータ格納部１０に入力されて格納される。
【００１３】加減算部１１においては、演算制御部９よ
り出力される加算減算切替信号１０７がアクティブにて
入力される場合には、パルス計測レジスタＡ３の値と補
正済みデータ格納部１０の値とが加算され、また、加算
減算切替信号１０７がノンアクティブにて入力される場
合には、パルス計測レジスタＡ３の値より補正済みデー
タ格納部１０の値が減算されて、これらの加減算結果は
演算結果格納レジスタ６に入力されて格納されるととも
に、計測データ確定フラグ６がセットされる。また、演
算制御部９より出力される計測範囲オーバー信号１０６
がアクティブである場合には、演算結果格納レジスタ６
には加減算部１１の最大値が格納されるとともに、計測
データ確定フラグ７がセットされる。
り出力される加算減算切替信号１０７がアクティブにて
入力される場合には、パルス計測レジスタＡ３の値と補
正済みデータ格納部１０の値とが加算され、また、加算
減算切替信号１０７がノンアクティブにて入力される場
合には、パルス計測レジスタＡ３の値より補正済みデー
タ格納部１０の値が減算されて、これらの加減算結果は
演算結果格納レジスタ６に入力されて格納されるととも
に、計測データ確定フラグ６がセットされる。また、演
算制御部９より出力される計測範囲オーバー信号１０６
がアクティブである場合には、演算結果格納レジスタ６
には加減算部１１の最大値が格納されるとともに、計測
データ確定フラグ７がセットされる。
【００１４】この後において、次の入力パルス１０２の
計測を行うために、パルス計測レジスタＡ３の値は、前
回のキャプチャ値として、パルス計測レジスタＢ４にシ
フトされて格納される。このようにして、逐次キャプチ
ャレジスタ２に対する入力パルス１０２の計測が行われ
るが、本発明においては、少なくとも、演算部を含む計
測処理機能を有することにより、ＣＰＵにおいて実行中
の処理を中断することなく、当該ＣＰＵとは無関係にパ
ルス計測を行うことが可能となり、ＣＰＵ自体の処理速
度に影響されることなく、効率よくパルス計測を行うこ
とができる。
計測を行うために、パルス計測レジスタＡ３の値は、前
回のキャプチャ値として、パルス計測レジスタＢ４にシ
フトされて格納される。このようにして、逐次キャプチ
ャレジスタ２に対する入力パルス１０２の計測が行われ
るが、本発明においては、少なくとも、演算部を含む計
測処理機能を有することにより、ＣＰＵにおいて実行中
の処理を中断することなく、当該ＣＰＵとは無関係にパ
ルス計測を行うことが可能となり、ＣＰＵ自体の処理速
度に影響されることなく、効率よくパルス計測を行うこ
とができる。
【００１５】
【発明の効果】以上説明したように、本発明は、測定対
象のカウントクロック入力に対応して、当該パルス計測
回路内に、パルス計測専用の演算手段を設けることによ
り、マイクロコンピュータのＣＰＵ自体の処理速度に影
響されることなく、計測応答速度および計測精度を向上
させることができるという効果がある。
象のカウントクロック入力に対応して、当該パルス計測
回路内に、パルス計測専用の演算手段を設けることによ
り、マイクロコンピュータのＣＰＵ自体の処理速度に影
響されることなく、計測応答速度および計測精度を向上
させることができるという効果がある。
【００１６】また、マイクロコンピュータのＣＰＵ自体
の処理負担量が軽減されるために、当該マイクロコンピ
ュータの処理容量が改善されるという効果がある。
の処理負担量が軽減されるために、当該マイクロコンピ
ュータの処理容量が改善されるという効果がある。
【図１】本発明の１実施形態の構成を示すブロック図で
ある。
ある。
【図２】前記１実施形態における演算部の構成を示すブ
ロック図である。
ロック図である。
【図３】従来例の構成を示すブロック図である。
【図４】他の従来例の構成を示すブロック図である。
１、１２、１５ カウンタ ２、１４ キャプチャレジスタ ３ パルス計測レジスタＡ ４ パルス計測レジスタＢ ５ 演算部 ６ 演算結果格納レジスタ ７ 計測データ確定フラグ ８ 比較器 ９ 演算制御部 １０ 補正済みデータ格納部 １１ 加減算部 １３ シャプチャ／コンプアレジスタ １６ パルス制御回路 １７ Ｉ／Ｏ要求制御部 １８ Ｉ／Ｏ要求受付部 １９ 命令レジスタ ２０ 実行制御部 ２１ 汎用レジスタ ２２ ＰＣ ２３ プログラムメモリ ２４ ＡＬＵ ２５ データメモリ ２６ ＰＳＷ １０１ カウントクロック １０２ 入力パルス １０３ オーバーフロー発生信号 １０４ 内部データバス １０５ 比較結果信号 １０６ 計測範囲オーバー信号 １０７ 加算減算切替信号 １０８ オーバーフロー発生割込み信号 １０９ 外部入力割込み信号 １１０ チャネル（１） １１１ チャネル（２） １１２ 立ち下がりエッジ検出信号 １１３ キャプチャ終了Ｉ／Ｏ要求信号 １１４ チャネル信号 １１５ 端子レベル信号 １１６ 内部バス
Claims (4)
- 【請求項１】 計測対象のカウントクロックを入力し
て、当該カウントクロックのパルス周期およびパルス幅
を計測するパルス計測回路において、 前記カウントクロックを入力して計数する計数手段と、 外部から入力される特定の信号を介して前記計数手段の
計数値を入力して格納するキャプチャレジスタと、 前記キャプチャレジスタに格納されている値を入力して
格納する第１のパルス計測レジスタと、 前記第１のパルス計測レジスタに格納されているレジス
タ値の更新時に、当該第１のパルス計測レジスタにおけ
る更新前のレジスタ値を入力して格納する第２のパルス
計測レジスタと、 前記第１のパルス計測レジスタに格納されているレジス
タ値と、前記第２のパルス計測レジスタに格納されてい
るレジスタ値とを入力とする演算手段と、 前記演算手段による演算結果を入力して格納する演算結
果格納レジスタと、 前記演算手段の演算出力に基づいて計測データフラグを
設定するフラグ設定手段とを備えて構成され、前記演算
結果格納レジスタに格納されるレジすタ値をパルス計測
値として出力することを特徴とするパルス計測回路。 - 【請求項２】 前記演算手段が、前記第１のパルス計測
レジスタに格納されるレジスタ値と、前記第２のパルス
計測レジスタに格納されるレジスタ値とを比較照合する
比較部と、 前記比較部より入力される比較結果および前記計数手段
より入力されるオーバーフロー発生信号を介して演算制
御作用を行う演算制御部と、 前記演算制御部の制御作用を介して、処理された値を補
正済みデータとして格納する補正済みデータ格納部と、 前記第１のパルス計測レジスタに格納されているレジス
タ値、前記演算制御部より出力される計測範囲オーバー
信号／加算減算切替信号および前記補正済みデータ格納
部に格納されている値の入力を基にして加減算処理を行
う加減算部と、 を備えて構成される請求項１記載のパルス計測回路。 - 【請求項３】 計測対象のカウントクロックを入力し
て、当該カウントクロックのパルス周期およびパルス幅
を計測するパルス計測回路において、 前記カウントクロックを入力して計数する第１のステッ
プと、 外部から入力される特定の信号に基づいて前記第１のス
テップにおいて生成さ計数値を、所定のキャプチャレジ
スタに格納する第２のステップと、 前記第２のステップにおいて前記キャプチャレジスタに
格納された計数値を、所定の第１のパルス計数レジスタ
に格納する第３のステップと、 前記外部から入力される特定の信号に基づいて前記キャ
プチャレジスタに格納する計数値を更新する際に、前記
第１のパルス計数レジスタに格納されているレジスタの
値を、所定の第２のパルス計数レジスタに格納する第４
のステップと、 前記第１のパルス計数レジスタに格納されているレジス
タの値と、前記第２のパルス計数レジスタに格納されて
いるレジスタの値とを入力して演算処理する第５のステ
ップと、 前記第５のステップによる演算処理出力により、所定の
計測データ設定フラグを設定するとともに、所定の格納
手段に当該演算結果を格納する第６のステップと、 を有することを特徴とするパルス計測方法。 - 【請求項４】 前記第５のステップが、前記第１のパル
ス計数レジスタに格納されているレジスタの値と、前記
第２のパルス計数レジスタに格納されているレジスタの
値とを比較照合する第７のステップと、 前記第７のステップにおける比較結果に基づいて、前記
演算処理における加減算の切替えを行う第８のステップ
と、 を有することを特徴とする請求項３記載のパルス計測方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26694595A JPH09113556A (ja) | 1995-10-16 | 1995-10-16 | パルス計測回路及びその計測方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26694595A JPH09113556A (ja) | 1995-10-16 | 1995-10-16 | パルス計測回路及びその計測方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09113556A true JPH09113556A (ja) | 1997-05-02 |
Family
ID=17437875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26694595A Pending JPH09113556A (ja) | 1995-10-16 | 1995-10-16 | パルス計測回路及びその計測方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09113556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002168890A (ja) * | 2000-11-30 | 2002-06-14 | Matsushita Electric Ind Co Ltd | 周波数検出方法、周波数検出装置および記録媒体 |
-
1995
- 1995-10-16 JP JP26694595A patent/JPH09113556A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002168890A (ja) * | 2000-11-30 | 2002-06-14 | Matsushita Electric Ind Co Ltd | 周波数検出方法、周波数検出装置および記録媒体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000711 |