JP3629825B2 - ディジタルリレーのサンプリング同期監視方式 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、環線系統保護用ディジタルリレーに用いられているディジタルリレーのサンプリング同期監視方式に関するものである。
【０００２】
【従来の技術】
環線系統におけるディジタルリレーにおいて、例えば、光ファイバー伝送路を右回り，左回りに二重化して配置した場合、各リモートステーション（ノード、例えば、端末装置）において、ディジタルリレーの必要とするサンプリング同期タイミング信号を得るために、マスターステーション（例えば、中央通信装置）がサンプリング同期のためタイミング信号を右回りと左回りに同時送出することにより、各リモートステーション側ではその右回りと左回りのタイミング信号到着時間差の１／２時刻点をサンプリング同期タイミングとしている（特開平２−５１３１３号）。
【０００３】
このサンプリング同期信号生成回路を図６に、各部信号のタイミングを図７に示す。図中、１は左回りタイミング信号ａと右回りタイミング信号ｂが入力する１系（左回り），２系（右回り）優先判定部で、タイミング信号ａ及びｂの立ち上がりを検出して、早い方の信号及び遅い方の信号を取り出してそれぞれスタート信号ｃ及びストップ信号ｄとして出力する。この例では１系を左回りとしているが、１系，２系は逆でもよい。
【０００４】
２は時間差パルス化回路で、スタート信号ｃで立ち上がり、ストップ信号ｄで立ち下がる到着遅延時間差パルス信号ｅを出力する。３は到着遅延時間差パルス信号ｅの時間を時間計測の精度となる発振器のクロックをカウントして計測する到着遅延時間差計測カウンタであり、ＣＰＵがストップ信号Ｄのタイミングで割込処理などで読み出しするものである。この値をＣＬとする。４はＣＰＵからのデータ書き込み信号（回路のイネーブル設定用）ｆ，ｆ′が入力するイネーブルレジスタ。
【０００５】
５は上記スタート信号ｃとレジスタ４からのイネーブル信号ｇ及びサンプリング同期タイミングカウンタ７からの１／２時間タイムアップ信号（サンプリング同期タイミング信号）ｋが入力するロードタイミングレジスタ、６はＣＰＵからのデータ信号ｈが入力され、ＣＰＵ処理等で先のＣＬ値の１／２にした値を書き込むことにより、１／２時間設定用データｉを出力する１／２時間設定レジスタである。そして上記サンプリング同期タイミングカウンタ７はレジスタ６からの１／２時間設定用データｉとロードタイミングレジスタ５からのスタート信号によるカウンタロードタイミング信号ｊを受けてサンプリング周期タイミング信号ｋを出力するように構成されている。
【０００６】
このサンプリング同期タイミング信号ｋを基準に従属同期を行うような回路（例えばＤＰＬＬ回路）を付加して最終タイミングであるサンプリング信号を得ている。
【０００７】
【発明が解決しようとする課題】
上記リモートステーションにおいて、右回り，左回りの系から受信するタイミング信号によって到着時間差を計測し、到着遅延時間差の１／２時刻点に、サンプリング同期タイミングを得る回路は正常な回路において動作が保証できるが、ＩＣの故障，回路のオープン，ショート等の考慮以外の事象によっては、正常なサンプリング同期タイミングを得ることができない場合がある。
【０００８】
このような場合、不具合ステーションのディジタルリレーのアナログ信号をサンプリングするタイミングが他のステーションとずれることとなり、このずれを検出できない場合、リレーの誤動作となる場合が起こる。
【０００９】
通常、リレー側ではサンプリングＮｏ．監視といわれる基本波の位相を基準にしたサンプリング時点に一義的に決まるシーケンシャルな番号を付加し、情報を管理し、一つのステーションの情報がずれることを検出している。
【００１０】
情報伝達路としての通信システムは、前述のようなリレー側の監視とは別にサンプリング同期タイミング信号の監視があった方が好ましい。
【００１１】
サンプリング同期タイミング信号がずれる場合の故障例を示す。
【００１２】
（１）時間計測回路のカウンタ故障、カウンタ出力信号のオープン，ショート等による不正な値、また、この値を読む回路（例えば，ＣＰＵを介在した場合はＣＰＵリード動作時リードバッファ不良）による不正な値。
【００１３】
（２）サンプリング動作タイミング設定回路のカウンタ故障、カウンタ値入力信号のオープン，ショート等による不正な値、また、この値の書き込み回路（例えば、ＣＰＵを介在した場合はＣＰＵライト動作時のライトバッファ不良）による不正な値。
【００１４】
本発明は、上記従来の問題点に鑑みてなされたもので、その目的とするところは、生成されるサンプリング同期タイミング信号が不正となるのを監視する、ディジタルリレーのサンプリング同期監視方式を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は、伝送路が右回り左回りに配置され、各ノードがマスタステーションからの右回りと左回りのタイミング信号を受けて同一タイミングのサンプリング同期タイミング信号を発生する回路と、到着遅延時間計測カウンタを起動させるための右回りと左回りのタイミング信号の時間差パルスを発生する回路を有するサンプリング同期タイミング信号生成回路を備えたディジタルリレーにおいて、
（１）伝送路の伝送遅延時間とノードの中継遅延時間など既知の遅延時間と装置の接続状況を設定することにより、装置自身が到着遅延時間差を予測し、この予測した到着遅延時間差と到着遅延時間測定カウンタから得られる到着遅延時間の計測値とを比較して、その比較値が監視許容時間内ならサンプリング同期が適切であると判断する。
【００１８】
または、（２）常時の到着遅延時間差と竣工試験時間時の操作によって測定した時間差を下記式により常時演算して、その演算結果が設定した監視許容時間外ならサンプリング同期が異常であると判断する。
|（常時の時間差測定値）−（竣工試験時に測定した時間差）| ≦（設定した監視許容時間）
【００１９】
【発明の実施の形態】
実施の形態１（時間差パルス利用方式）
図１にサンプリング同期監視回路を施したサンプリング同期生成回路を示す。なお、従来図６に示したものと同一構成部分は、同一符号を付してその重複する説明を省略する。
【００２０】
図１において、Ａ（１〜７）は従来図６に示したものと同様に構成されたサンプリング同期生成回路、Ｂ（８，９）はサンプリング同期監視回路で、８は時間差パルス回路２からの時間差パルス信号ｅとサンプリングカウンタ７からの１／２時間タイムアップ信号ｋが入力するＡＮＤ回路、９はＡＮＤ回路８の出力信号を常時監視するウォッチドック監視回路である。
【００２１】
次に、サンプリング同期監視回路Ｂの動作について図２を用いて説明する。ＡＮＤ回路８に到着遅延時間差パルス信号ｅと１／２時間タイムアップ信号ｋが図２のタイミングで入力すると、信号ｅとｋが同期して一致している間はＡＮＤ回路８は信号ｋと同期したウォッチドック監視回路９のリトリガ信号ｍを出力するので、ウォッチドック監視回路９はタイムアップしない。
【００２２】
信号ｅとｋの同期が外れるとＡＮＤ回路８はリトリガ信号ｍを出力しない。このリトリガ信号ｍの出力しない時間が、ウォッチドック監視回路９に予め設定されているタイムアップ時間を超えるとウォッチドック監視回路はタイムアップして異常判定信号ｎを出力する。しかして、サンプリング同期生成回路Ａの異常をサンプリング同期監視回路Ｂにより監視できる。
【００２３】
実施の形態２（２重化方式）
図３にサンプリング同期監視回路を施したサンプリング同期生成回路を示す。この回路は図６に示したサンプリング同期生成回路を２重化することにより、その結果得られたサンプリング同期タイミングの時間差をチェックする方式である。なお、従来図６に示したものと同一構成部分は、同一符号を付してその重複する説明を省略する。
【００２４】
図３において、Ａ，Ａ′は２重化されたサンプリング同期生成回路で、それぞれ図６のものと同様に構成されている。２重化された回路Ａ，Ａ′の一方に異常が発生すると、サンプリング同期タイミングカウンタ７，７′から出力される１／２時間タイムアップ信号ｋ，ｋ′の時間差を生ずる。Ｃはこの時間差を監視する到着遅延時間差監視回路で、図４に示すように構成されている。
【００２５】
図４について、１１は１／２時間タイムアップ信号ｋ，ｋ′が入力するフリップフロップ（ＦＦ）、１２はＦＦ１１の出力端子Ｑ，Ｑ−からの信号が入力する入力否定子付のＯＲ回路、１３はこのＯＲ回路の出力を許容時間のパルスｐに変えるパルス化回路、１４，１５はＦＦ１１の出力信号Ｑ−，Ｑを反転させるインバータ、１６はインバータ１４の出力信号と上記信号ｋが入力するＮＡＮＤ回路、１７はインバータ１５の出力信号と上記信号ｋ′が入力するＮＡＮＤ回路。
【００２６】
１８はＮＡＮＤ回路１６，１７の出力信号が入力する否定子付のＯＲ回路、１９はパルス化回路１３の出力信号ｐ及びＯＲ回路１８の出力信号ｇが入力するＡＮＤ回路、２０はＡＮＤ回路１９の出力信号ｒを常時監視するウォッチドック監視回路である。
【００２７】
次に、この時間差監視回路Ｃの動作について図５を用いて説明する。ＦＦ１１とＯＲ回路１２により信号ｋ，ｋ′の優先判定が行われる。図５では信号ｋの方がｋ′より早い。この場合、ＦＦ１１に信号ｋが入力すると、ＦＦ１１の出力端子Ｑの出力は“０”となり、入力否定子付のＯＲ回路１２の出力は“１”となる。続いて信号ｋ′がＦＦ１１に入力するが端子Ｑの出力が“０”となっているので、ＦＦ１１は反転しない。即ち優先判定が行われる。ＦＦ１１の端子Ｑの出力が“０”となって入力否定子付のＯＲ回路１２からパルス化回路１３に信号“１”が入力すると、パルス化回路はパルス幅ｔのパルスｐを出力する。このパルスｐは優先判定の結果最初にきた信号ｋから、後からくる信号ｋ′を許容する時間幅ｔを加味したパルスである。
【００２８】
一方、ＮＡＮＤ回路１６には信号ｋとＦＦ１１の端子Ｑ−の信号“１”をインバータ１４で反転させた信号“０”が入力するので、この回路の出力は“１”となる。また、ＡＮＤ回路１７には信号ｋ′とＦＦ１１の端子Ｑの信号“０”をインバータ１５で反転させた信号“１”が入力するので、この回路は信号ｋ′の入力時に“０”を出力する。しかして、ＯＲ回路１８からは信号ｋ′と同期した信号ｑが出力される。ＡＮＤ回路１９はパルス化回路１３からの信号ｐとＯＲ回路１８からの信号ｑのＡＮＤをとる。ウォッチドック監視回路２０はＡＮＤ回路１９からのリトリガ信号ｒの出力しない時間が、回路２０に予め設定されているタイムアップ時間を超えるとタイムアップして異常判定信号Ｓを出力する。
【００２９】
上記では、信号ｋがｋ′より先の場合について説明したが信号ｋ′がｋより先の場合も同様に時間差が監視される。
【００３０】
なお、実施の形態１及び２ではＡＮＤ回路８及びＡＮＤ回路１９の出力をウォッチドック監視回路で監視しているが、ウォッチドック監視回路に限定されるものでない。
【００３１】
実施の形態３（遅延時間予測方式）
実施の形態１及び２は、ハードウエアによる監視方式であるが、実施の形態３はソフトウエアにより同期生成回路を監視する。
【００３２】
図６に示すサンプリング同期生成回路において、到着遅延時間差計測カウンタ３で測定される時間はループ内のマスターステーションからそのノードまでの位置関係によって定まる１系と２系との到着時間差である。この時間差はマスターステーションからこのノードまでの光ファイバーによる伝送遅延（５μＳ／ｋｍ）とノードの中継遅延による。そこで次のような設定項目を設けて、コンピュータ演算より、そのノードの位置によって定まる１系，２系との到着遅延時間差を推定し、その推定時間に監視許容時間±ｔｍを考慮して到着遅延時間差予測値を（１）式で求める。
【００３３】
そして、この到着遅延時間差の予測値と到着時間差計測カウンタ３によって求めた遅延時間とを（２）式で比較してサンプリング同期生成回路が適切であるかを判定する。
【００３４】
｜（到着遅延時間差計測カウンタ値×クロック周期）−（到着遅延時間差予測値ｔｙ）｜≦（監視許容時間ｔm） ……（２）
実施の形態４（測定時間＋許容時間設定管理方式）
環線系統保護用ディジタルリレーの竣工試験時には、システムに故障がないので、常時はサンプリング同期生成回路（図６）の到着遅延時間差計測回路（カウンタ３）に、竣工試験時の操作によって測定した時間差（設定した監視許容時間）を加味した監視データ生成モードを用意する。
【００３５】
そして、この機能により、常時の時間差測定値が、竣工時に求めた管理値（監視許容値を考慮した監視データ）以下であることを監視する。即ち、コンピュータにより常時（３）式を演算することによって、サンプリング同期生成回路を常時監視する。
【００３６】
|（常時の時間差測定値）−（竣工試験時に測定した時間差）| ≦（設定した監視許容時間） ……（３）
【００３７】
【発明の効果】
本発明は、上述のとおり構成されているので、次に記載する効果を奏する。
【００３８】
（１）サンプリング同期信号生成回路をカウンタなどの論理ロジックで製作した場合のサンプリング同期信号生成の妥当性を保証する監視ができる。
【００３９】
（２）時間差パルスを利用したものは、時間差パルス信号が１系と２系の受信タイミングの間にあることを利用しているので、それ以外を不良とする判断が簡単な回路で実現可能である。そして、右回り，左回り時間差の小さいループ亘長の場合最も簡易でかなり有効である。
【００４０】
（３）サンプリング同期信号生成回路を２重化したものは、２重化することにより回路が冗長となるが、全く同じ条件でサンプリング同期タイミング信号を求めているので、ハードウエアの故障以外は信号のタイミングが同一となるという特徴を利用した方式であり、ループ亘長によらない、最も信頼性の高いものとなる。
【００４１】
（４）ソフトウエアによる監視方式は時間計測カウンタまでの監視ができる。また、ハードウエアによらないので監視回路の故障による監視の盲点がない。
【図面の簡単な説明】
【図１】実施の形態１にかかる回路を示すブロック図。
【図２】同期監視回路の動作を説明するタイミング図。
【図３】実施の形態２にかかる回路を示すブロック図。
【図４】到着遅延時間差監視回路を示すブロック図。
【図５】到着遅延時間差監視回路の動作を説明するタイミング図。
【図６】サンプリング同期生成回路を示すブロック図。
【図７】サンプリング同期生成回路の動作を説明するタイミング図。
【符号の説明】
Ａ…同期生成回路
Ｂ…サンプリング同期監視回路
Ｃ…時間差監視回路
１…１系，２系優先判定部
２…到着遅延時間差パルス化回路
３…到着遅延時間差計測カウンタ
４…イネーブルレジスタ
５…ロードタイミングレジスタ
６…１／２時間設定レジスタ
７…サンプリング同期タイミングカウンタ
９，２０…ウォッチドック監視回路
１３…許容時間〜パルス化回路
【発明の属する技術分野】
本発明は、環線系統保護用ディジタルリレーに用いられているディジタルリレーのサンプリング同期監視方式に関するものである。
【０００２】
【従来の技術】
環線系統におけるディジタルリレーにおいて、例えば、光ファイバー伝送路を右回り，左回りに二重化して配置した場合、各リモートステーション（ノード、例えば、端末装置）において、ディジタルリレーの必要とするサンプリング同期タイミング信号を得るために、マスターステーション（例えば、中央通信装置）がサンプリング同期のためタイミング信号を右回りと左回りに同時送出することにより、各リモートステーション側ではその右回りと左回りのタイミング信号到着時間差の１／２時刻点をサンプリング同期タイミングとしている（特開平２−５１３１３号）。
【０００３】
このサンプリング同期信号生成回路を図６に、各部信号のタイミングを図７に示す。図中、１は左回りタイミング信号ａと右回りタイミング信号ｂが入力する１系（左回り），２系（右回り）優先判定部で、タイミング信号ａ及びｂの立ち上がりを検出して、早い方の信号及び遅い方の信号を取り出してそれぞれスタート信号ｃ及びストップ信号ｄとして出力する。この例では１系を左回りとしているが、１系，２系は逆でもよい。
【０００４】
２は時間差パルス化回路で、スタート信号ｃで立ち上がり、ストップ信号ｄで立ち下がる到着遅延時間差パルス信号ｅを出力する。３は到着遅延時間差パルス信号ｅの時間を時間計測の精度となる発振器のクロックをカウントして計測する到着遅延時間差計測カウンタであり、ＣＰＵがストップ信号Ｄのタイミングで割込処理などで読み出しするものである。この値をＣＬとする。４はＣＰＵからのデータ書き込み信号（回路のイネーブル設定用）ｆ，ｆ′が入力するイネーブルレジスタ。
【０００５】
５は上記スタート信号ｃとレジスタ４からのイネーブル信号ｇ及びサンプリング同期タイミングカウンタ７からの１／２時間タイムアップ信号（サンプリング同期タイミング信号）ｋが入力するロードタイミングレジスタ、６はＣＰＵからのデータ信号ｈが入力され、ＣＰＵ処理等で先のＣＬ値の１／２にした値を書き込むことにより、１／２時間設定用データｉを出力する１／２時間設定レジスタである。そして上記サンプリング同期タイミングカウンタ７はレジスタ６からの１／２時間設定用データｉとロードタイミングレジスタ５からのスタート信号によるカウンタロードタイミング信号ｊを受けてサンプリング周期タイミング信号ｋを出力するように構成されている。
【０００６】
このサンプリング同期タイミング信号ｋを基準に従属同期を行うような回路（例えばＤＰＬＬ回路）を付加して最終タイミングであるサンプリング信号を得ている。
【０００７】
【発明が解決しようとする課題】
上記リモートステーションにおいて、右回り，左回りの系から受信するタイミング信号によって到着時間差を計測し、到着遅延時間差の１／２時刻点に、サンプリング同期タイミングを得る回路は正常な回路において動作が保証できるが、ＩＣの故障，回路のオープン，ショート等の考慮以外の事象によっては、正常なサンプリング同期タイミングを得ることができない場合がある。
【０００８】
このような場合、不具合ステーションのディジタルリレーのアナログ信号をサンプリングするタイミングが他のステーションとずれることとなり、このずれを検出できない場合、リレーの誤動作となる場合が起こる。
【０００９】
通常、リレー側ではサンプリングＮｏ．監視といわれる基本波の位相を基準にしたサンプリング時点に一義的に決まるシーケンシャルな番号を付加し、情報を管理し、一つのステーションの情報がずれることを検出している。
【００１０】
情報伝達路としての通信システムは、前述のようなリレー側の監視とは別にサンプリング同期タイミング信号の監視があった方が好ましい。
【００１１】
サンプリング同期タイミング信号がずれる場合の故障例を示す。
【００１２】
（１）時間計測回路のカウンタ故障、カウンタ出力信号のオープン，ショート等による不正な値、また、この値を読む回路（例えば，ＣＰＵを介在した場合はＣＰＵリード動作時リードバッファ不良）による不正な値。
【００１３】
（２）サンプリング動作タイミング設定回路のカウンタ故障、カウンタ値入力信号のオープン，ショート等による不正な値、また、この値の書き込み回路（例えば、ＣＰＵを介在した場合はＣＰＵライト動作時のライトバッファ不良）による不正な値。
【００１４】
本発明は、上記従来の問題点に鑑みてなされたもので、その目的とするところは、生成されるサンプリング同期タイミング信号が不正となるのを監視する、ディジタルリレーのサンプリング同期監視方式を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は、伝送路が右回り左回りに配置され、各ノードがマスタステーションからの右回りと左回りのタイミング信号を受けて同一タイミングのサンプリング同期タイミング信号を発生する回路と、到着遅延時間計測カウンタを起動させるための右回りと左回りのタイミング信号の時間差パルスを発生する回路を有するサンプリング同期タイミング信号生成回路を備えたディジタルリレーにおいて、
（１）伝送路の伝送遅延時間とノードの中継遅延時間など既知の遅延時間と装置の接続状況を設定することにより、装置自身が到着遅延時間差を予測し、この予測した到着遅延時間差と到着遅延時間測定カウンタから得られる到着遅延時間の計測値とを比較して、その比較値が監視許容時間内ならサンプリング同期が適切であると判断する。
【００１８】
または、（２）常時の到着遅延時間差と竣工試験時間時の操作によって測定した時間差を下記式により常時演算して、その演算結果が設定した監視許容時間外ならサンプリング同期が異常であると判断する。
|（常時の時間差測定値）−（竣工試験時に測定した時間差）| ≦（設定した監視許容時間）
【００１９】
【発明の実施の形態】
実施の形態１（時間差パルス利用方式）
図１にサンプリング同期監視回路を施したサンプリング同期生成回路を示す。なお、従来図６に示したものと同一構成部分は、同一符号を付してその重複する説明を省略する。
【００２０】
図１において、Ａ（１〜７）は従来図６に示したものと同様に構成されたサンプリング同期生成回路、Ｂ（８，９）はサンプリング同期監視回路で、８は時間差パルス回路２からの時間差パルス信号ｅとサンプリングカウンタ７からの１／２時間タイムアップ信号ｋが入力するＡＮＤ回路、９はＡＮＤ回路８の出力信号を常時監視するウォッチドック監視回路である。
【００２１】
次に、サンプリング同期監視回路Ｂの動作について図２を用いて説明する。ＡＮＤ回路８に到着遅延時間差パルス信号ｅと１／２時間タイムアップ信号ｋが図２のタイミングで入力すると、信号ｅとｋが同期して一致している間はＡＮＤ回路８は信号ｋと同期したウォッチドック監視回路９のリトリガ信号ｍを出力するので、ウォッチドック監視回路９はタイムアップしない。
【００２２】
信号ｅとｋの同期が外れるとＡＮＤ回路８はリトリガ信号ｍを出力しない。このリトリガ信号ｍの出力しない時間が、ウォッチドック監視回路９に予め設定されているタイムアップ時間を超えるとウォッチドック監視回路はタイムアップして異常判定信号ｎを出力する。しかして、サンプリング同期生成回路Ａの異常をサンプリング同期監視回路Ｂにより監視できる。
【００２３】
実施の形態２（２重化方式）
図３にサンプリング同期監視回路を施したサンプリング同期生成回路を示す。この回路は図６に示したサンプリング同期生成回路を２重化することにより、その結果得られたサンプリング同期タイミングの時間差をチェックする方式である。なお、従来図６に示したものと同一構成部分は、同一符号を付してその重複する説明を省略する。
【００２４】
図３において、Ａ，Ａ′は２重化されたサンプリング同期生成回路で、それぞれ図６のものと同様に構成されている。２重化された回路Ａ，Ａ′の一方に異常が発生すると、サンプリング同期タイミングカウンタ７，７′から出力される１／２時間タイムアップ信号ｋ，ｋ′の時間差を生ずる。Ｃはこの時間差を監視する到着遅延時間差監視回路で、図４に示すように構成されている。
【００２５】
図４について、１１は１／２時間タイムアップ信号ｋ，ｋ′が入力するフリップフロップ（ＦＦ）、１２はＦＦ１１の出力端子Ｑ，Ｑ−からの信号が入力する入力否定子付のＯＲ回路、１３はこのＯＲ回路の出力を許容時間のパルスｐに変えるパルス化回路、１４，１５はＦＦ１１の出力信号Ｑ−，Ｑを反転させるインバータ、１６はインバータ１４の出力信号と上記信号ｋが入力するＮＡＮＤ回路、１７はインバータ１５の出力信号と上記信号ｋ′が入力するＮＡＮＤ回路。
【００２６】
１８はＮＡＮＤ回路１６，１７の出力信号が入力する否定子付のＯＲ回路、１９はパルス化回路１３の出力信号ｐ及びＯＲ回路１８の出力信号ｇが入力するＡＮＤ回路、２０はＡＮＤ回路１９の出力信号ｒを常時監視するウォッチドック監視回路である。
【００２７】
次に、この時間差監視回路Ｃの動作について図５を用いて説明する。ＦＦ１１とＯＲ回路１２により信号ｋ，ｋ′の優先判定が行われる。図５では信号ｋの方がｋ′より早い。この場合、ＦＦ１１に信号ｋが入力すると、ＦＦ１１の出力端子Ｑの出力は“０”となり、入力否定子付のＯＲ回路１２の出力は“１”となる。続いて信号ｋ′がＦＦ１１に入力するが端子Ｑの出力が“０”となっているので、ＦＦ１１は反転しない。即ち優先判定が行われる。ＦＦ１１の端子Ｑの出力が“０”となって入力否定子付のＯＲ回路１２からパルス化回路１３に信号“１”が入力すると、パルス化回路はパルス幅ｔのパルスｐを出力する。このパルスｐは優先判定の結果最初にきた信号ｋから、後からくる信号ｋ′を許容する時間幅ｔを加味したパルスである。
【００２８】
一方、ＮＡＮＤ回路１６には信号ｋとＦＦ１１の端子Ｑ−の信号“１”をインバータ１４で反転させた信号“０”が入力するので、この回路の出力は“１”となる。また、ＡＮＤ回路１７には信号ｋ′とＦＦ１１の端子Ｑの信号“０”をインバータ１５で反転させた信号“１”が入力するので、この回路は信号ｋ′の入力時に“０”を出力する。しかして、ＯＲ回路１８からは信号ｋ′と同期した信号ｑが出力される。ＡＮＤ回路１９はパルス化回路１３からの信号ｐとＯＲ回路１８からの信号ｑのＡＮＤをとる。ウォッチドック監視回路２０はＡＮＤ回路１９からのリトリガ信号ｒの出力しない時間が、回路２０に予め設定されているタイムアップ時間を超えるとタイムアップして異常判定信号Ｓを出力する。
【００２９】
上記では、信号ｋがｋ′より先の場合について説明したが信号ｋ′がｋより先の場合も同様に時間差が監視される。
【００３０】
なお、実施の形態１及び２ではＡＮＤ回路８及びＡＮＤ回路１９の出力をウォッチドック監視回路で監視しているが、ウォッチドック監視回路に限定されるものでない。
【００３１】
実施の形態３（遅延時間予測方式）
実施の形態１及び２は、ハードウエアによる監視方式であるが、実施の形態３はソフトウエアにより同期生成回路を監視する。
【００３２】
図６に示すサンプリング同期生成回路において、到着遅延時間差計測カウンタ３で測定される時間はループ内のマスターステーションからそのノードまでの位置関係によって定まる１系と２系との到着時間差である。この時間差はマスターステーションからこのノードまでの光ファイバーによる伝送遅延（５μＳ／ｋｍ）とノードの中継遅延による。そこで次のような設定項目を設けて、コンピュータ演算より、そのノードの位置によって定まる１系，２系との到着遅延時間差を推定し、その推定時間に監視許容時間±ｔｍを考慮して到着遅延時間差予測値を（１）式で求める。
【００３３】
【００３４】
｜（到着遅延時間差計測カウンタ値×クロック周期）−（到着遅延時間差予測値ｔｙ）｜≦（監視許容時間ｔm） ……（２）
実施の形態４（測定時間＋許容時間設定管理方式）
環線系統保護用ディジタルリレーの竣工試験時には、システムに故障がないので、常時はサンプリング同期生成回路（図６）の到着遅延時間差計測回路（カウンタ３）に、竣工試験時の操作によって測定した時間差（設定した監視許容時間）を加味した監視データ生成モードを用意する。
【００３５】
そして、この機能により、常時の時間差測定値が、竣工時に求めた管理値（監視許容値を考慮した監視データ）以下であることを監視する。即ち、コンピュータにより常時（３）式を演算することによって、サンプリング同期生成回路を常時監視する。
【００３６】
|（常時の時間差測定値）−（竣工試験時に測定した時間差）| ≦（設定した監視許容時間） ……（３）
【００３７】
【発明の効果】
本発明は、上述のとおり構成されているので、次に記載する効果を奏する。
【００３８】
（１）サンプリング同期信号生成回路をカウンタなどの論理ロジックで製作した場合のサンプリング同期信号生成の妥当性を保証する監視ができる。
【００３９】
（２）時間差パルスを利用したものは、時間差パルス信号が１系と２系の受信タイミングの間にあることを利用しているので、それ以外を不良とする判断が簡単な回路で実現可能である。そして、右回り，左回り時間差の小さいループ亘長の場合最も簡易でかなり有効である。
【００４０】
（３）サンプリング同期信号生成回路を２重化したものは、２重化することにより回路が冗長となるが、全く同じ条件でサンプリング同期タイミング信号を求めているので、ハードウエアの故障以外は信号のタイミングが同一となるという特徴を利用した方式であり、ループ亘長によらない、最も信頼性の高いものとなる。
【００４１】
（４）ソフトウエアによる監視方式は時間計測カウンタまでの監視ができる。また、ハードウエアによらないので監視回路の故障による監視の盲点がない。
【図面の簡単な説明】
【図１】実施の形態１にかかる回路を示すブロック図。
【図２】同期監視回路の動作を説明するタイミング図。
【図３】実施の形態２にかかる回路を示すブロック図。
【図４】到着遅延時間差監視回路を示すブロック図。
【図５】到着遅延時間差監視回路の動作を説明するタイミング図。
【図６】サンプリング同期生成回路を示すブロック図。
【図７】サンプリング同期生成回路の動作を説明するタイミング図。
【符号の説明】
Ａ…同期生成回路
Ｂ…サンプリング同期監視回路
Ｃ…時間差監視回路
１…１系，２系優先判定部
２…到着遅延時間差パルス化回路
３…到着遅延時間差計測カウンタ
４…イネーブルレジスタ
５…ロードタイミングレジスタ
６…１／２時間設定レジスタ
７…サンプリング同期タイミングカウンタ
９，２０…ウォッチドック監視回路
１３…許容時間〜パルス化回路
Claims (2)
- 伝送路が右回り左回りに配置され、各ノードがマスタステーションからの右回りと左回りのタイミング信号を受けて同一タイミングのサンプリング同期タイミング信号を発生する回路と、右回りと左回りのタイミング信号の時間差を計測する到着遅延時間計測カウンタを備えたディジタルリレーのサンプリング同期監視方式であって、
伝送路の伝送遅延時間とノードの中継遅延時間など既知の遅延時間と装置の接続状況を設定することにより、装置自身が到着遅延時間差を予測し、この予測した到着遅延時間差と到着遅延時間測定カウンタから得られる到着遅延時間の計測値とを比較して、その比較値が監視許容時間内ならサンプリング同期が適切であると判断することを特徴とするディジタルリレーのサンプリング同期監視方式。 - 伝送路が右回り左回りに配置され、各ノードがマスタステーションからの右回りと左回りのタイミング信号を受けて同一のサンプリング同期タイミング信号を発生する回路と右回りと左回りのタイミング信号の到着時間差を計測する到着遅延時間差計測カウンタを備えたディジタルリレーのサンプリング同期監視方式であって、
常時の到着遅延時間差と竣工試験時間時の操作によって測定した時間差を下記式により常時演算して、その演算結果が設定した監視許容時間外ならサンプリング同期が異常であると判断することを特徴とするディジタルリレーのサンプリング同期監視方式。
|（常時の時間差測定値）−（竣工試験時に測定した時間差）| ≦（設定した監視許容時間）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19422896A JP3629825B2 (ja) | 1996-07-24 | 1996-07-24 | ディジタルリレーのサンプリング同期監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19422896A JP3629825B2 (ja) | 1996-07-24 | 1996-07-24 | ディジタルリレーのサンプリング同期監視方式 |
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| Publication Number | Publication Date |
|---|---|
| JPH1042456A JPH1042456A (ja) | 1998-02-13 |
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Family Applications (1)
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| Country | Link |
|---|---|
| JP (1) | JP3629825B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3718977B2 (ja) * | 1997-12-25 | 2005-11-24 | 株式会社明電舎 | サンプリング同期方式 |
-
1996
- 1996-07-24 JP JP19422896A patent/JP3629825B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH1042456A (ja) | 1998-02-13 |
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