JPS6121562A - 多重プロセツサ・システム用の故障許容同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、多重プロセラづおよび各マイカ・フレーム（
ｍｉｎｏｒ　ｆｒａｔｎｅ　）の間にこれらのプロセッ
サを同期させる手段を有する冗長＝１ンビコータ・シス
テムに関する。

再構成可能な多重プロセッサ・モジュールを利用する冗
長コンビコータ・システムは、例えばデジタル航空管制
装置に使用されるような故障許容制御システムに必要で
ある。再構成可能な多重プロセッサ・システムが使用さ
れる場合には、個々のプロセッサの動作、より具体的に
は各繰返し動作の開始すなわちマイカ・フレームの開始
を時間的に一致させるために同期化が必要である。この
ような同期化は従来コンピュータのクロック・レベルお
よびメジャー・フレーム／ｍａｊｏｒ　ｆｒａｍｅ　）
・レベルで、すなわちプロセッサがそのプログラム全体
を実行する時間間隔で行われている。

本発明は、ハードウェアとソフトウェアの組合わせによ
りマイカ・フレーム・レベルで多重プロセッサ・システ
ムを同期させる装置に関する（メジャー・フレームはマ
イナ・フレームの整数倍とし定義される）。

同期化は、各〆イナ・フレームの終りにおいて各プロセ
ッサに付設されているインターフェイス・ユニットで発
生される状態ワードに応答して開始される。各プロセッ
サのインターフェース・ユニットからの状態ワードは、
既存の専用プロセッサ間バスを介して他のインターフェ
ース・ユニット中の各々の同期装置回路に伝送されて同
期パルスを発生する。８プロセツサ・チャンネルの場合
には、パルスが２マイクロ秒（２μｓ）の「時間窓」内
に到着したかどうかを判定するために４つの同期パルス
のみが使用される。

同期装置のハードウェアは、各マイナ・フレームの終わ
りにプロセッサ割込み信号の形式の制御信号を発生して
、監視ソフトウェア・ルーチンを開始させる。４つのパ
ルスのうちの２つ以上のパルスが所定の期間内すなわち
１時間窓」内に到着しＩこ場合、他のパルスが大多数（
過半数）のパルスよりも早く到着したか遅く到着したか
に拘わらず割込み信号を発生する。監視ソフトウェア・
ルーチンはいずれかの同期パルスが不Ｑであるかを識別
し、したがって不良の同期パルスに関連するプロセッサ
を識別し、同期に失敗したものが３未満であることが示
されている場合にはプロセッサを交換する。

ハードウェアおよびソフトウェアの組合わせにより同期
を行うことは次の利点、すなわち追加のハードウェアを
ほとんど必要としないこと、プロセッサ間の「スキュー
（ｓｋｅｗ）　Ｊ時間が非常に小さいこと、回路がタイ
ミングのみでなくバス／伝送装置の故障をも検出するこ
と、同期させようとするモジュール間に追加の線を必要
としないことの利点がある。

従って、本発明の目的は、フレーム・レベルで容易に同
期化される複数の冗長プロセッサを有する故障許容コン
ピュータを提供することにある。

本発明の他の目的は、同期論理ハードウェアと監視ソフ
トウェアの組合わせにより多重プロセッサ・システムの
同期化を行うことにある。

本発明のさらに他の目的は、非常に有効で、単一の故障
の影響を受けない故障許容多重プロセッサ・コンピュー
タ制御システム用の、同期装置を提供づることにある。

本発明の他の目的および利点は以下の説明から明らかと
なろう。

本発明の同期装置は、多重プロセッサ・モジュールの動
作を実ｖｊ間でＦｉ１期されるハードウェア・ソフトウ
ェア装置として特徴付けられる。

監視ソフトウェア・ルーチンにより同期パルスおよびそ
の関連りるプロセッサの内のどれが同期外れになってい
るかを判定し、この許容外の各プロＣツナを残りのプロ
じツナの１つと交換する。

ソフ［・ウェア・ルーチンは、同期パルスの対が不良で
あって、１つの対が早いのかまたは１つの対が遅いのか
どうかが不明確である状況では、この不明確さ又は曖昧
さを解決することができる。

この不明確さは８対における一つのプロセッサおよびパ
ルスを交換することにより解決され、３つのマイナ・フ
レーム以内に解決づることができる。

本発明自身はその他の目的および利点とともに添付図面
を参照した次の説明から最も良く理解されることであろ
う。

プロセッサの各々は、プロセッサの各マイナ・フレーム
の終りにプロセッサ間の通信および同期を行うためのバ
ス・インターフェース・ユニットを含む。これらのイン
ターフェース・ユニツ１−は多重プロセッサ・チャンネ
ル内の全−ＣのブＤ　ｔツサからの専用バスによって相
互接続されている。

全同期パルスの内の所定の数の同期パルス（例えば、８
個のうちの４個の同期パルス）がバス・インターフェー
ス・ユニットの同期回路に供給される。同期論理回路が
、同期パルスを所定の期間　　゛（例えば２マイクロ秒
）の「時間窓」内に受信したかどうかを判定する。この
ような動作は実時間で同期化が行われると考えられる。

各バス・インターフェース・ユニットの同期回路は、次
に記載するいずれかの事象が各マイナ・フレーム同期化
シーケンスの間に生じたとき、監視ソフトウェア・ルー
チンを開始する割込みパルスを発生する。すなわち、 （ａ）４つのすべての同期パルスが受信されたとき。

（ｂ）少なくとも１つの同期パルスが所定の２マイクロ
秒の［時間窓］内に到着しないとき。

第１図は、各々がバス・インターフェース・ユニット（
ＢＩＵ）を含む８ＷＡのプロセッサＪ３よび／または入
出力（’ｌ１０）モジコールを有する冗長多重プロセッ
サ・チャンネルのブロック図を示す、、４つのプロセッ
サおよびバス・インターフェース・ユニットが符号１０
１１１．１２．１３で示され、残りの４つは点１４で示
されている。これらのモジュールに関連するバス・イン
ターフェース・ユニットは８本の入力線と１本の出力線
２０を有する。入力線の４つが符号１５．１６．１７．
１８で示され、残りの４つは点１９で示されている。バ
ス・インターフェース・ユニットは８個の専用直列デー
タ・バス２１．２２．２３．２４（残りの４つは点２５
で示されている）により相互接続されている。各バス・
インターフェース・ユニットからの出力線２０は線１５
を介して自分自身のバス・インターフェース・ユニット
に接続されると共に専用のバス２１乃至２４を介して残
りの７つのモジュールのバス・インターフェース・ユニ
ットに接続されている。そして、第１図に示す８チヤン
ネル・システムにおいては、バス・インターフェース・
ユニットは各マイナ・フレームの終りにおいて８つの状
態ワード／同期信号を受信し、その内の４つの信号はプ
ロセッサが同期しているかどうかを確かめるために同期
ハードウェア論理回路に接続される。バス・インターフ
ェース同期装置およびプロセッサの監視ソフトウェア・
ルーチンが相互作用して２マイクロ秒の「時間窓」内で
実時間同期を維持する方法を完全に理解するために、バ
ス・インターフェース・ユニットのハードウェアおよび
監視ソフトウェア・ルーチンの動作法則が実際にどのよ
うなものであるか考察することは有益なことであろう。

すなわち、 （１）プロセッサの動作が１つのマイナ・フレームの終
りに達して、２マイクロ秒以内に次のマイセッサは同期
していると考えられる。

（２）プロセッサ間の最大のシステム「スキュー」時間
が５乃至６マイクロ秒の場合には許容し得る。

（３）早い同期パルス監視ルーチンを開始させない。す
なわち、゛単一の「早い」パルスによる同期不良はマイ
ナ・フレームの同期化の終りにおいてのみ検出されて是
正される。

（４）４つの全ての同期パルスが１時間窓」内に受信さ
れたとき監視ツウトウエア：１．−チアは常に開始され
る。

（５）２つの同期パルスが不良であって、２つのプロセ
ッサが同期外れであることを表わしている場合には、監
視ソフトウェア・ルーチンは同期外れのプロセッサを正
しいプロセッサと交換する。

（６）２つのパルスの不良が不明確な状態を表わしてい
る場合、づなわち２つのパルスが「早すぎる」のかまた
は２つのパルスが「遅すぎる」のか不明確である場合、
この不明確さは、次のマイナ・フレームの間、多対の一
方のパルスおよびプロセッサを交換してどの対が誤った
ものであるかを判定することによって解決される。次い
で、第３のマイナ・フレームの間において、ルーチンは
誤った対の残りの１つを交換する。

（７）プロセッサが交換された後の相次ぐマイナ・フレ
ームの間でも同じ２つの同期パルスの不良が持続した場
合はバス・インターフェース・ユニットおよびその同期
装置が故障していることを表わす。そこで、このユニツ
１〜６よびその関連するプロセッサが取り除かれる。

（８）３つのプロセッサが同期外れであるという指示が
１ｑられた場合には、同期装置およびインターフェース
・ユニットのハードウェアが故障していることを表わし
ており、そのプロセッサが動作から取り除かれる。

簡単化のため、「マイナ・フレーム」という用語は、少
なくともプログラムのある部分が実行される期間、すな
わち反復的な計算期間の１つを意味するのに使用される
ものとする。プロセッサは、そのプログラム実行中に通
常各マイナ・フレーム毎に特定の命令を実行し、１つお
き又は数個おきのマイカ・フレエム毎にいくつかの・命
令を実行し、また各メジャー・フレーム毎にいくつかの
命令を実行する。本発明の説明においては便宜のために
６．２５ミリ秒のマイカ・フレームと１００ミリ秒のメ
ジャー・フレーム（すなわち、１６マイナ・フレーム）
を使用するが、本発明はこれに限定されるものでなく、
マイカ・フレームの期間、メジャー・フレーム内のマイ
カ・フレームの数およびメジャー・フレームの期間は特
定の用途に適するように変更してもよいことは明らかで
あろう。

同様にして、マイカ・フレームの同期を定めるための２
マイクロ秒の１時間窓」の使用は単に１つの用途を例示
しているものであり、「時間窓」に他の期間を使用して
もよい。

６．２５ミリ秒のマイカ・フレーム期間およＣパルス間
に２マイクロ秒の「時間窓」を用いる場合、最大のシス
テム「スキュー」時間はちょうど６マイクロ秒以下であ
る。すなわち、最後の３つのパルスの各々がその前のパ
ルスから１．９マイクロ秒後に到着した場合には、シス
テムは同期していると考えられる。しかし、４つの同期
パルス間の全期間すなわち「スキュー」時間は゛ちょう
ど６マイクロ秒以下である。しかしながら、ちょうど６
マイクロ秒以下の最大「スキュー」時間および６．２５
ミリ秒のマイカ・フレーム時間の場合においても、同期
の正確さはこの最悪状態においてマイカ・フレーム期間
の０．１％以内である。

第２図は第１図に示すバス・インターフェース・ユニッ
ト（ＢＴＵ）のブロック図である。このバス・インター
フェース・ユニットはプログラマブル・フレーム・カウ
ンタ３０を有しており、このカウンタ３０は６．２５ミ
リ秒のマイカ・フレーム期間を発生する。各６．２５ミ
リ秒のマイカ・フレームの計数の終りに、フレーム・カ
ウンタ３０は［フレーム・ストローブｊパルスを発生し
、この「フレーム・ストローブ」パルスはＢＩＬＩ制御
回路３２に供給される。ＢＩＵｌｌｉｌｌｔｌ１１回路
３２は状態ワードを発生し、「状態ワード」に応答して
同期パルスを発生する。他の全てのプロセッサ／ＢＩＬ
Ｉは同様に動作して周期パルスを発生する。

全てのプロセッツからの同期パルスはデータ回路網（３
４乃至４１）で受信される。（図示しない）選択回路ま
たはマルチプレクサ回路が８つの同期パルスの内の４つ
を選択し、同期装置に供給する。

選択された同期パルスは局部リセット発生器４３に供給
される。この発生器４３は同期パルス判定論理ハードウ
ェアを有しており、このハードウェアは同期パルスが「
時間窓」内に到着したか否かを判定し、その情報を記憶
する。局部同期パルス判定論理回路がパルス発生器を作
動して、プロセッサ割込みパルスを発生させる。この結
果、プロセッサから監視ソフトウェア・ルーチンが開始
され、このソフトウェア・ルーチンは同期装置の状態を
判定して不良であるかどうかを調査し、不良のパルスお
よびプロセッサを識別して取り除く。

リセット・パルスが割込みパルスから１マイクロ秒後に
発生する。このリセット・パルスはフレーム・カウンタ
３０に供給されて、割込みパルスがソフトウェア・サー
ビス・ルーチンを開始させてから１マイクロ秒後に新し
いマイカ・フレームの計数を開始させる。

局部リセット発生器４３は、ワン・アウト・オブ・フォ
ー（４つの内の１つ）ツー・アウト・オブ・フォー（４
つの内の２つ）、スリー・アウト・オブ・フォー（４つ
の内の３つ）、フォー・アウト・オブ・フォー（４つの
内の４つ）同期判定論理回路を有し、４つの全てのパル
スが現われた時、またはツー・アウト・オブ・フォーあ
るいはスリー・アウト・オブ・フォー回路が時間切れに
なった時（すなわち１つ以上の残りの同期パルスが２マ
イクロ秒の「時間窓」より長い期間の間離れている場合
）にブロセッナ割込みパルスを発生する。論理回路の状
態についての情報および「時間窓」内に到着したかまた
は到着しない同期パルスの識別についての情報はバッフ
ァ記憶手段に記憶される。バッファ要素は監視ソフトウ
ェア・ルーチンの間に問い合わせされて、到着しない（
すなわち障害のある）同期パルスを識別し、到着しない
パルスおよびその関連するプロセッサを取り除く。

本発明は４つの同期パルスがマイナ・フレーム同期用に
使用される８チヤンネル・プロセッサに限定されない。

より一般的には、Ｎ個の同期パルスを使用するシステム
において、同期装置は、ワン・アウト・オア・Ｎ、ツー
・アウト・オア・Ｎ、…Ｎ・アウト・オア・Ｎ判定論理
回路を有し、Ｎ個の内のＮ個のパルスが到着した時、ま
たはワン・アウト・オア・Ｎ論理回路以外のいづれかの
論理回路が２マイクロ秒の「時間窓」より長いパルス間
の分離を示している場合に、割込み信号を発生する。

また、割込み信号が発生することにより同期装置回路を
凍結し、同期パルスまたはクロック・パルスのような外
部入力が更に同期装置のハードウェアに供給されるのを
禁止して、プロセッサが監視ルーチンの間に回路の健全
性を検査できるようにする。監視ルーチンの終りにおい
て、プロセッサは同期装置のハードウェアをリセットし
て、次のマイナ・フレーム同期化、割込みおよび監視ル
ーチンのシーケンスのための準備をする。

第３図および第３ａ図は局部リセット発生器４３を示し
、この発生器は割込みパルス発生器１４１、同期装置の
状態に関する情報を記憶する状態バッファ４２、出力が
それぞれバッファ４２に接続されているワン・アウト・
オア・フォー通路４４、ツー・アウト・オア・フォー通
路４５、スリー・アウト・オア・フォー通路４６および
フォー・アウト・オア・フォー通路４７を有している。

通路４４乃至４７の判定論理回路４８乃至５，１はタイ
マ制御オア・ゲート５２乃至５４を介してタイマ５５乃
至５７にそれぞれ接続されている。判定論理回路網は、
入力同期パルスに応答してセットされる入力カット（Ｑ
ｕａｄ　）ラッチ５８乃至６１により制御される。

状態バッファ４２はまたカッド・ラッチ５８乃至５１に
接続されていて、これらのカット・ラッチの状態を記録
して、障害のある同期パルス（およびその関連するプロ
セッサ）の識別が監視ソフトウェア・ルーチンの間に容
易に決定できるようにする。

ワン・アウト′・オア・フォー通路４４以外の各同期パ
ルスの通路か°らの出力は割込みパルス用アンド・ゲー
ト６２を介して割込みパルス発生器１４１に接続されて
いる。アンド・ゲート６２は割込みパルス発生器１４１
（この発生器はデジタル・シングルショット６３の形態
をとっている）を作動して、割込みパルスを発生する。

１６４上の割込みパルスは局部プロセッサに供給されて
監視ソフトウェア・ルーチンを開始する。また、負方向
の割込みパルスが現われることによりプロセッサが状態
バッフ７Ｆ作動パルスを発生し、このパルスにより状態
バッフ１４２に記憶された情報が、監視ルーチンの間、
データ・バス６５を介して検索される。

デジタル・シングルショット６３は割込みパルスから１
マイクロ秒後にリセット・パルスを発生する。このリセ
ット・パルスは線６６を介してデジタル・シングルショ
ット６３をリセットするように供給されるとともに、カ
ウンタ３０のリセット端子に供給されて次のマイナ・フ
レーム期間を開始する。

割込みパルスはまたリード線６７および反転増幅器６８
を介してカッド・ラッチ用のオア・ゲート６９乃至７２
の入力に供給されてカッド・ラッチに対する入力を凍結
し、これらのラッチに対する他の入力同期パルスを阻止
する。また、ｌ１１６７の割込みパルスはクロック・パ
ルス・アンド・ゲート７３を不作動にして、タイミング
・カウンタづなわちタイマ５５乃至５７へのクロック・
パルスを阻止する。

ワン・アウト・オア・フォー通路４４の判定論理回路は
いづれか１つの同期パルスを受信するとカウンタすなわ
ちタイマ５５を作動する。このタイマ５５は、他の第２
のパルスが２マイクロ秒の「時間窓」内に到着した場合
にはツー・アウト・オア・フォー通路４５によって動作
しないようにされる。第２のパルスが２マイクロ秒以内
に到着しないためにタイマ５５がカウントアウトすなわ
ち時間切れになった場合には、ラッチ・セット信号が状
態バッフ１４２に対して発生される。

ツー・アウト４・オア・フォー通路、４５の判定論理回
路は任意の組合わせの２つの同期パルスを受信した時に
作動し、２マイクロ秒の計数を開始する。第３のパルス
が第２のパルスの後の２マイクロ秒の「時間窓ｊ内に到
着した場合には、カウンタずなわちタイマ５６はスリー
・アウト・オア・フォー通路４６によって不作動状態に
設定される。

第３のパルスが第２のパルス・の後の２マイクロ秒以内
に到着しない場合には、タイマ５６は時間切れになり、
割込みパルス発生器１４１を作動して監視ソフトウェア
・ルーチンを開始させる。この情報は状態バッファ４２
に記憶される。

任意の組合わせの３つの同期パルスを受信したとき、ス
リー・アウト・オア・フォー通路４６は作動されて、カ
ウンタすなわらタイマ５７が計数を開始する。第４のパ
ルスが２マイクロ秒の［時間窓］内に、すなわちタイマ
５７がカウントアウトする前に到着した場合には、タイ
マ５７はフォー・アウト・オア・フォー通路４７によっ
て不作　　、動状態に設定される。第４のパルスが到着
しない場合には、割込みパルスが発生する。タイマ５７
がカウント・アウ゛トになった場合には、その情報は状
態バッファ４２に記憶される。

４つの全てのパルスが１時間窓Ｊ内に受信された場合に
は、フォー・アウト・オア・フォー通路４７は作動され
、割込みパルスが発生される。この通路の状態は状態バ
ッファ４２に記憶される。

入力カット・ラッチ 入力カッド・ラッチ５８乃至６１は負方向の同期パルス
Ａ乃至りに応答して作動される。ラッチの出力は、「負
論理」で動作する通路４４乃至４７の判定論理回路に接
続されている。判定論理回路の入力はラッチの反転すな
わちＯ出力端子に接続されている。従って、同期パルス
がない場合には、ラッチのＯ出力端子は論理１の状態に
ある。

同期パルスによりラッチがセットされると、Ｏ出力端子
の出力は論理０になる。

同期パルスＡ、Ｂ、ＣおよびＤはオア・ゲート６９乃至
７２の一方の入力に供給される。各オア・ゲートの他方
の入力は線６７およびインバータ６８を介して割込みパ
ルス発生３１１．４１に接続されている。割込み信号が
ない場合、各ゲートの一方の入力は論理０である。この
場合、負方向の同期パルスが現われると両方の入力が論
ｌＩ！Ｏになって、オア・ゲートの出力は論理０になり
、関連するラッチをセットし、ラッチのＯ出力端子の出
力を論理１から論理０にする。

１Ｌ表１鼠先 同期パルスＡ、Ｂ、Ｃ及びＤに応答する判定論理回路４
８乃至５１のプール代数式は次の通りである。

１、（ワン・ア「り１〜・オ゛ブ・フォー）＝Ａ＋Ｂ＋
Ｃ＋Ｄ （これは、いづれか１つの同期信号が現れたときに作動
されることを表わす） ２、（ツー・アウト・オア・フォー） ＝　（ＡＢ）＋　（ＡＣ）＋　（ＡＤ）＋　　（ＢＧ）
＋　　（ＢＤ）＋　　（ＣＤ）（これは、いづれかの２
つの同期信号の組合わせに応答して作動されることを表
わす） ３、（スリー・アウト・オア・フォー）＝　（ＡＢＣ）
＋　（ＡＢＣ） ＋（ＡＣＤ）　＋（ＢＣＤｊ （これは、いづれかの３つの同Ｊｌｌ　４３Ｎの組合わ
せに応答して作動されることを表わＪ） ４、（フォー・アウト・オア・フォー）＝ＡＢＣＤ （これは、４つの全ての同期信号に応答して作動される
ことを表わす）。

ワン・アウト・オア・フォー ワン・アウト・オア・フォー同期判定論理回路４８は、
ラッチ５８乃至６１のＯ出力端子に接続された４人カア
ンド・ゲート７５の形式で構成されている。同期パルス
がない場合には、全てのラ　−ッチの出力は論理１であ
るのでアンド・ゲートの出力は論理１である。いづれか
１つの同期パルスが到着するやいなや、その関連するラ
ッチはセットされて、ｂ出力端子は論理０になる。この
ため、アンド・ゲート７５の全ての入力はもはや論理１
でなくなり、アンド・ゲート７５の出力は論理０になる
。

ツー・アウト・オア・フォー ツー・アウト・オア・フォー通路４５の判定論理回路４
９はオア・ゲート７７乃至８２に接続された６人カアン
ド・ゲート７６を有している。オア・ゲート７７乃至８
２の入力はラッチ５８乃至６１に接続されている。個々
のオア・ゲートに対する入力は４つの同期パルスの６つ
の可能な組合わせを示している。２つの同期パルスがな
い場合には、全てのオア・ゲートからの出力は論理１で
あり、アンド・グー１−７６からの出力もまた論理１で
ある。２つの同期パルスの組合わせが現われた場合には
、オア・ゲート７７乃至８２の１つからの出力は論理Ｏ
になる。その結果アンド・ゲート７６の１つの入力は論
理Ｏになり、その出力は論理Ｏになる。

スリー・アウト・オア・フォー スリー・アウト・オア・フォー通路４６の判定論理回路
５０は４人カアンド・ゲート７７を有しており、この４
人カアンド・ゲート７７は、３つの同期パルスの全ての
可能な組合わせを表わしているオア・ゲート７８乃至８
１に接続されている。

３つのパルスの組合わせはオア・ゲートの１つの出力を
論理Ｏにし、アンド・ゲート７７の出力を論理０に駆動
する。

フォー・アウト・オア・フォー フォー・アウト・オア・フォー判定論理回路５１は４つ
の全てのラッチからの入力を有する４人カオア・ゲート
８２で構成される。オア・ゲート８２の４つの全ての入
力が論理Ｏになるまでオフ・ゲート８２の出力は論理１
であり、入力が全て論理０になる状態は４つの同期信号
の全てが到着した時にのみ可能である。

タイマ（カウンタ）制御オア・ゲート 判定論理回路はカウンタすなわちタイマ用のクロック噂
パルスを通すオア・ゲート５２乃至５４を制御する。プ
ール代数式が各判定論理回路で満足された場合には、そ
の出力変化によりワン・アウト・オア・フォー通路、ツ
ー・アウト・オア・。

フォー通路およびスリー・アウト・オア・フォー通路中
の３人カオア・ゲート５２乃至５４が作動され、アンド
・ゲート７３からのクロック・パルスはカウンタ（タイ
マ）に供給され、カウンタ（タイマ）が計数を開始する
。他の同期パルスが２マイクロ秒の「時間窓」内に到着
しない場合には、カウンタ（タイマ）はカウントアウト
（時間切れ）になり、カウンタ（タイマ）５６および５
７からの出力が割込みパルスを発生させる。しかしなが
ら、他の同期パルスが時間窓の期間内に到着した場合に
は次の高位の通路の論理判定回路の出力との間、すなわ
ちアンド・ゲート７６．７７およびオア・ゲート８２の
出力と間に接続されている反転増幅器８５．８６および
８７によりオア・ゲート５２乃至５４が不作動にされ、
カウンタ（タイマ）への後続のクロック・パルスを阻止
する。

割込みパルス発生器 カウンタすなわちタイマ５６または５７が時間切れにな
る゛か、またはオア・ゲート８２の状態の変化により少
なくとも３つのパルスが２マイクロ秒の時柵窓内に到着
したことを指示していると、アンド・ゲート６２の１つ
の入力が論理０の状態になり、その出力がデジタル・シ
ングルショット６３をトリガ〜して、負方向の局部プロ
セッサ割込みパルスを発生する。カウンタ（タイマ）お
よびオア・ゲート８２の出力状態はバッファ４２に記憶
される。割込みパルスは監視ソフトウェア・ルーチンの
動作を開始し、このソフトウェア・ルーチンは同期回路
の状態および同期外れの同期パルスを識別する。割込み
パルスから１マイクロ秒後に、リセット・パルスがデジ
タル・シングルショットによって発生される。このパル
スはプログラマブル・カウンタ３０をリセットし、次の
マイナ・フレームの計数を開始する。また、リセット・
パルスはデジタル・シングルショット６３をリセットし
、次の同期化シーケンスの動作の準備をさせる。

オア　ツ　回 ウォッチドッグ（オ°−パーライト）回路８８は、４つ
の同期パルスの内の３つの同期パルスが到着しなかった
こと１、すなわちツー・アウト・オア・フォー通路、ス
リー・アウト・オア・フォー通路およびフォー・アウト
・Ａブ・フォー通路が作動されなかったことを同期回路
が指示した場合に、割込みパルスを発生するために設け
られている。

これは同期装置が故障していることを示し、３つのプロ
セッサが同期外れであることを示しているものではない
。これは同期装置およびその関連するプロセッサを取り
除くことを要求する。第３図に示す構造の同期回路にお
いては、３つの同期パルスがない場合には割込みパルス
は発生されない。

これはツー・アウト・オア・フォー通路、スリー・アウ
ト・オア・フォー、通路およびフォー・アウト・Ａブ・
フォー通路の判定論理回路がクロック・パルス用のオア
・ゲートを不作動にするからである。ウォッチドッグ回
路は内部り【コックおよびカウンタを有しており、マイ
ナ・フレームより長い期間（例えば、６．２５ミリ秒の
マイナ・フレーム期間に対して９ミリ秒）を計数できた
場合に割込みパルスを発生する。ウォッチドッグ回路は
マイナ・フレームのＷＪ間より大きな計数期間をイｊす
るカウンタ８９を有している。このカウンタはアンド・
ゲート９０を介してプログラマブル・カウンタおよび局
部プロセッサからの同期リセット・パルス線に接続され
ている。従って、割込みパルスがマイナ・フレームの終
りに同期回路によって発生されると、ウォッチドッグ回
路のカウンタはプログラマブル・カウンタ３０がマイナ
・フレームの計数を開始するごとにリセットされる。

しかしながら、同期装置に故障があり、割込みパルスが
発生されず、同期リセット・パルスがプロセッサから受
信されない場合には、ウォッチドッグ・カウンタ８９は
リセットされないので計数を継続する。マイナ・フレー
ムの期間俊しばらくして、ウォッチドッグ・カウンタは
カウントアウトになり、局部プロセッサに対して割込み
信号を発生して監視ソフトウェア・ルーチンを開始させ
る。監視ソフトウ−１７・ルーチンの間、３つのパルス
が到着しなかったことは同期装置に故障のあることを示
していることであり、そこでソフトウェア・ルーチン、
は局部プロセッサをＡフにして動作から取り除く。

カッド・ラッチ５８乃至６１からの出力線は、またワン
・アウト・オア・フォー通路中のカウンタ（タイマ）５
５からセットされる４ピッＩ−・ラッチに接続されてい
る。このラッチの４つの出力は状態デ〜り・バッファ４
２に接続されている。

１つの同期パルスが早い場合には、カウンタ（タイマ）
５５はカウントアウトになり、どのカッ゛ド・ラッチ５
８乃至６１がセラ１〜されたかを識別する。すなわちど
の同期パルスが２マイクロ秒より早く到着したかどうか
を識別する。監視ソフトウェア・ルーチンは、状態バッ
ファ４２を検査し、データ・バッファ人力ＡまたはＢが
セットされている場合には、早いパルスを識別する。

■ルーチンの流れ図 第４図は各マイナ・フレームの終りに開始される割込み
サービス・ルーチンの流れ図を示づ。割込み信号が発生
されると、監視ソフトウェアがそのプログラムを開始し
、同期パルスをデータ・バッファ４２に伝送してデータ
・バス端子６５を介して状態データを読み５出し、どの
同期パルスおよびプロセッサが不良であるかを判定する
。サービス・ルーチンは、まずフォー・アウト・Ａブ・
フォー通路に関連するデータ・バッフ７人力Ａがセット
されているかどうか、すなわち割込みパルスがその通路
で発生されたかどうかを判定する。セットされている場
合には、これは割込みパルスがフォー・アウト・オア・
フォー通路から来たことを意味しており、ツー・アウト
・オア・フォー通路およびスリー・アウト・オア・フォ
ー通路のカウンタ（タイマ）がカウントアウトしなかっ
たことを示している。ところで、第２および第３のＪ（
ルスが［時間′Ｍ］内に到着しなかった場合には、カウ
ンタ（タイマ）５６または５７はカラン］・アウトして
割込みパルスを発生し、ラッチ制御ゲートを凍結し、第
４のパルスが受信されるのを防止する。従っＣ、フ４−
・アウト・オア・フォー通路に関連するデータ・バツノ
？入力へがセットされている場合には、４つの全てのパ
ルスが受信されたことを示している。この場合、次に監
視ルーチンはワン・アウト・オア・フォー通路のカウン
タ（タイマ）５５に関連するデータ・バッファ人力りが
セットされているかどうかをバッファに問い合せる。こ
れは、上述したように、本システムが１つの故障を許容
し、１つの「早い」同期パルスが割込みパルスを発生し
ないからである。カウンタ（タイマ）５５がこの情報を
カウントアウトしている場合には、これは同期不良であ
ることを示すためにバッファ４２に単に記憶される。従
って、Ｄがセットされてない場合には、すべてのプロセ
ッサが同期していることが明らかであり、監視ルーチン
は他のザービス・ルーチンを含んでいればそのルーチン
に進み、それから終了する。

しかしながら、データ・バッフ戸入力りがセッ°トされ
ている場合には、監。祝ルーチンはどの同期パルス・が
早いかを判定する。「早い」同期パルスを識別した場合
には、その情報を利用して、システムはその同期パルス
および関連するプロセッサを次のマイカ・フレームの間
に残りの４つのプロセッサの１つと交換することによっ
て修復される。

しかしながら、データ入力Ａがセットされていない場合
には、こ・れは第４の同期パルスが到着する前に割込み
パルスが発生されたために第４のパルスが到着しなんっ
たことを示しており、この場合にはデータ・バッファは
どの同期パルスが１時間窓」内に到着しなかったかを識
別するために問い合わせられる。１つのパルスが遅れて
いるためにスリー・アウト・オア・フォー通路のカウン
タ（タイマ）が時間切れになった場合には、データ・バ
ス入力Ｂはセットされる。どのカット・ラッチ入力回路
がまだ論理１の状態にあるかどうかこれはその関連する
パルスが到着しなかったことを示しているものであるが
、その状態を判定するためにデータ・バッファが問い合
わせられる。それから、この状態が報告され、そしてそ
の同期パルスおよび関連するプロセッサを取り除き、そ
れを良いプロセッサ、すなわち同期しているプロセッサ
と交換することによって回路は修復される。

更に、データ・バッフ１人力りがセットされているか否
かを判定Ｔるために回路は間、い合わせられて、シーケ
ンスの次の段階に進む。すなわち、入力りがセットされ
ている場合には、これはワン・アウト・オア・フォー通
路のカウンタ（タイマ）がカウントアウトになったこと
を表わしており、この場合には１つのパルスが「早く」
、１つのパルスが１遅い」という２つのパルスの不良状
態を示している。「早い」パルスが識別されて交換され
ると、ルーチンは「終了」まで進む。

データ・バッファ入力Ｂがセットされてない場合には、
ツー　・アウト・オア・フォー通路のカウンタ（タイマ
）に関連するデータ・バッファ人力Ｃが問い合せられる
。入力Ｃがセットされている場合には、これは２つのパ
ルスが到着しなかったことを表わす２つの同期パルスの
不良を示している。到着しなかった同期パルスがその関
連するラッチの状態から識別され、この情報がプロセッ
サに記憶される。

２つのパルスが到着しなかったことを表わす２つのパル
スの不良は、２つのパルスが「早くＪ到着したのかまた
は２つのパルスが「遅く」到着したのかどうかがはっき
りしないという点において不明確である。監視ソフトウ
ェア・ルーチンはこのような状態を判定し、是正するよ
うに設計されている。この識別された不良状態が前に生
じていなかった場合には、「早い」対に関連する１つの
プロセッサと「遅い」対に関連する１つのプロセッサが
それぞれ交換される。次のマイカ・フレームの終りにお
いて、一方の対の２つのプロセッサの残りの一方が同期
外れになり、従ってこれによって１つの対が遅いのかま
たは１つの対が早いのかが示される。残りの故障のある
プロセラ１ノは次のくり返し動作中に交換され、この結
果３つのマイカ・フレーム内においてシステムは修復さ
れる。

しかしながら、上記の不良状態のパターンが前に生じて
いたことが監視ルーチンによって示されている場合には
、同期装置または関連するプＯセッサが故障していると
いうことになり、直ちにそれらは動作から取り除かれ、
２つの健全な同期しているプ［］Ｉ？ツサと交換される
。

割込み信号が４ウォッチドッグ回路８８によって発生さ
れた場合、監視ルーチンはツー・アウト・オア・フォー
通路に関連するデータ・バッファ入力Ｃがセットされて
いないことを示し、これは同期装置が故障していて、関
連するプロセッサが取り除かれることを表わす。

慕”；！　Ｉｌ’ｌ　’ｊ豊１− ８Ｍ）１２のタロツクパルスで動作する１６ビツト・カ
ウンタである同期通路中のカウンタ（タイマ）は２マイ
クロ秒の「時間窓」を発生する。すなわち、これらのカ
ウンタ（タイマ）は２マイクロ秒で時間切れになる。第
１の周期パルスが到着したとき、ワン・アウト・オア・
フォー同期判定論理回路のアンド・ゲート７５が論理Ｏ
の状態になり、オア・ゲート５２がアンド・ゲート７３
からのクロック・パルスをカウンタに供給し、これによ
りカウンタ（タイマ）５５は計数を開始する。

第２の同期パルスが２マイクロ秒の１時間窓」内に到着
した場合には、ツー・アラ１゛・オアフＡ−判定論理回
路がカウンタ（タイマ）５５を不作動にする。これは反
転増幅器８５がオア・ゲート５２を不作動にして、カウ
ンタ（タイマ）５５に対するクロック・パルスを阻止す
るからである。

第３の同期パルスが第２の同期パルスから２マイクロ秒
・以内に到着しない場合には、カウンタ（タイマ）５６
は時間切れになり、その出力はゼロになる。これはアン
ド・ゲート６２の出ノ〕をゼロにして、デジタル・シン
グルショッ［−６３をトリガーする。第３の同期パルス
が２：／イクロ秒の１時間窓」内に到着した場合には、
アンド・ゲート７７によって表わされるスリー・アウト
・オア・）Ａ−判定論理回路がカウンタ（タイマ）５６
を不作動にする。これは反転増幅器８６が制御オア・ゲ
ート５３を不作動にするためである。

スリー・アウト・オア・フォー通路のアンド・ゲート７
７の出力がゼロになると、オア・ゲート５４が作動され
、その通路のカウンタ（タイマ）５７は計数を開始する
。第４番目の同期パルスが２マイクロ秒以内に到着しな
い場合には、カウンタ（タイマ）５７はカウントアウト
になり、アンド・ゲート６２？よびデジタル・シングル
ショット６３を介して割込みパルスを発生する。第４番
目のパルスが２マイクロ秒以内に到着した場合には、フ
ｌ−・′アウト・オア・フォー通路のオア・ゲー１−８
２が状態を変え、反転増幅器８７を介してオア・ゲート
５４を不作動にする。しかしながら、「時間窓」内に第
４番目のパルスが到着したことにより、アンド・ゲート
６２が作動されてデジタル・シングルショット５８をト
リガーし、割込みパルスを発生ずる。要約すると、ツー
・アウト・オア・フォー通路またはスリー・アウト・オ
ア・フォー通路のカウンタ〈タイマ）がカウントアウト
になった場合、またはフォー・アウト・オア・フォー判
定論理回路の出力が論理Ｏの状態になった場合に、割込
みパルスが発生される。

これらの割込みパルスはそれからマイナ・フレーム割込
みソフトウェア・サービス・ルーチンを開始し、それか
らこのルーチンは同期回路のバッファ５４内に記憶され
たデータを問い合わせて同期装置および個々の同ＩＩＩ
］パルスの状態を検査する。

以上の説明から本発明力（高い融通性を有する故障許容
多重プロセッサ同期システムを構成していることが明ら
かであろう。マイナ・フレーム・レベルでの同期化は、
ハードウェアおよび局部ソフトウェア監視ルーチンの組
合わせにより達成される。

本発明の特定の実施例を図示したが、本発明はこれに限
定されるものでなく、使用された手段および利用された
監視ソフトウェア・ルーチンに種々の変更を行うことが
できるものであることを理解されたい。

【図面の簡単な説明】

第１図はプロセッサ、バス・インターフェース・ユニッ
ト、および同期パルスを供給するためにインターフェー
ス・ユニット間に接続された専用バスを示す多重プロセ
ッサ・チャンネルのブロック図である。 第２図は第１図に示すバス・インターフェースユニット
の１つのブロック図である。 第３図および第３ａ図は割込み信号等を発生する作動論
理回路を有するＢＩＬＪの同期ハードウェアを示す回路
図である。 第４図はバス・インターフェース・ユニット用の監視ソ
フトウェア・ルーチンの流れ図である。 （主な符号の説明） １０．１１．１２．１３・・・プロセッサおよびバス・
インターフェース・ユニット、２１．２２．２３．２４
・・・データ・バス、３０・・・フレーム・カウンタ、
３２・・・ＢＩＬＩ制御回路、３４乃至４１・・・デー
タ回路網、４３・・・局部リセット発生器、４２・・・
状Ｍバッノ？、４４・・・ワン・アウト・オア・フォー
通路、４５・・・ツー・アウト・オア・フォー通路、４
６・・・スリー・アウト・オア・フォー通路、４７・・
・フォー・アウト・オア・フォー通路、４８乃至５１・
・・判定論理回路、５８乃至６１・・・ラッチ、６２・
・・割込みパルス用アンド・ゲート、６３・・・デジタ
ル・シングルショット、５５乃至５７・・・タイマ（カ
ウンタ）　１．１４１・・・割込みパルス発生器。

Claims (1)

1. 【特許請求の範囲】 １、特定のフレーム周期で同期化される多重プロセッサ
   ・システムにおいて、 ａ）各プロセッサに付設されていて、各フレーム期間の
   間に同期パルスを発生し、該同期パルスを既存のプロセ
   ッサ間通信線を介して全ての他のプロセッサに伝送する
   手段と、 ｂ）全ての数のプロセッサ用同期パルスを受信し、同期
   用に全ての数の同期パルスの内のある数（Ｎ）の同期パ
   ルスを選択する、各プロセッサに対して設けられた同期
   手段と、 ｃ）前記選択された同期パルスに応答して該同期パルス
   の過半数が所定期間内に受信されたかどうかを判定する
   同期パルス論理回路であって、前記所定期間内に選択さ
   れた同期パルスの各々が到着したかどうかを判定する手
   段を有している同期パルス論理回路と、 ｄ）前記同期パルス論理回路に接続され、各同期パルス
   の誤り状態情報を記憶する手段と、ｅ）前記同期パルス
   の過半数または全てが所定期間内に到着した場合、また
   は２つ以上の同期パルスが前記所定期間内に到着しない
   場合、前記同期パルス論理回路の状態に応答して制御信
   号を発生する手段と、 ｆ）前記制御信号を前記プロセッサに供給して、（イ）
   前記記憶手段に同期パルスの到着状態を問い合わせ、（
   ロ）到着しなかった同期パルスを識別し、（ハ）同期外
   れのプロセッサを交換する監視ソフトウェア・ルーチン
   を開始する手段と、を有する多重プロセッサ・システム
   。 ２、特許請求の範囲第１項記載の多重プロセッサ・シス
   テムにおいて、前記監視ルーチンにより前記記憶手段に
   状態を問い合せる動作が順次、ａ）全ての同期パルスが
   到着したかどうかを判定し、その後１つの同期パルスが
   前記所定期間よりも早かったかどうかを判定し、 ｂ）１つの同期パルスを除いた全ての同期パルスが前記
   所定期間内に到着したかどうかを判定し、ｃ）２つの同
   期パルスを除いた全ての同期パルスが前記所定期間内に
   到着したかどうかを判定することからなる多重プロセッ
   サ・システム。 ３、特許請求の範囲第２項記載の多重プロセッサ・シス
   テムにおいて、２つの同期パルスが到着しなかったこと
   を識別した後、到着しなかった同期パルスに関連する１
   つのプロセッサと到着した同期パルスに関連する１つの
   プロセッサを交換し、これにより同期外れの残りのプロ
   セッサを識別して次のフレームの同期化シーケンスの間
   に取り除く多重プロセッサ・システム。 ４、特許請求の範囲第１項記載の多重プロセッサ・シス
   テムにおいて、前記同期パルス判定論理回路は、Ｎ個の
   内の１個、Ｎ個の内の２個乃至Ｎ個の内のＮ個の同期パ
   ルスが前記所定期間内に到着したことに応答してそれぞ
   れ作動される別々の通路を有し、前記制御信号が前記Ｎ
   アウト・オブＮ通路の作動に応答して発生されるかまた
   は前記ワン・アウト・オブＮ通路以外の通路の出力に応
   答して発生され、各通路が、１、２…Ｎ個の周期パルス
   の組合わせが前記所定期間内に到着した場合、その次の
   より高位の通路によって不作動にされる多重プロセッサ
   ・システム。 ５、特許請求の範囲第４項記載の多重プロセッサ・シス
   テムにおいて、前記Ｎアウト・オブＮ通路以外の各通路
   は、適当な数のパルスを受信したとき前記所定期間を開
   始するタイミング手段を有し、該タイミング手段はその
   次のより高位の通路がこの高位の通路に関連する数のパ
   ルスの到着によって作動された場合に不作動にされ、不
   作動にされない場合は時間切れになって制御信号を発生
   する多重プロセッサ・システム。 ６、特許請求の範囲第１項記載の多重プロセッサ・シス
   テムにおいて、１つの同期パルスが所定期間よりも大き
   な期間だけ他の全ての同期パルスより前に到着した場合
   には制御パルスが発生されない多重プロセッサ・システ
   ム。 ７、特許請求の範囲第１項記載の多重プロセッサ・シス
   テムにおいて、１つの同期パルスが前記所定の期間より
   大きい期間だけ他の全ての同期パルスより前に到着した
   場合には制御信号が発生されず、１つの同期パルスが前
   記所定の期間より大きい期間だけ他の全ての同期パルス
   より後に到着した場合には制御パルスが発生される多重
   プロセッサ・システム。 ８、各プロセッサの動作が一般に「フレーム」と呼ばれ
   る反復計算期間の境界で時間的に調和して動作する多重
   プロセッサ・システムにおいて、各プロセッサが、 ａ）フレームの境界において同期信号を発生し、該同期
   信号を既存のプロセッサ間通信線を介して、すなわち追
   加のプロセッサ間通信線を必要とすることなく、前記シ
   ステム中の他の全てのプロセッサに伝送する回路手段と
   、 ｂ）内部タイミング発生器と再同期し、前記プロセッサ
   の動作を前記内部タイミング発生器と、大多数の有効同
   期信号が他の全てのプロセッサから受信されたときに再
   同期させる回路と、 を有する多重プロセッサ・システム。