SU1686455A1 - Многопроцессорна система - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может использоватьс  дл  построени  надежных многопроцессорных контроллеров. Цель изобретени  - увеличение надежности и достоверности выдаваемой информации. Система содержит вычислительные модули 1, блок 2 арбитра, блок 3 реконфигурации, контроллер 4, блок 5 контрол , селектор 6 адреса, элемент И 7, блок 8 формировани  свертки и элемент 9 задержки, б ил.

Description

Фиг.1

Изобретение относитс  к вычислительной технике и можег использоватьс  дл  построени  надежных многопроцессорных контроллеров.

Цель изобретени  - увеличение надеж ности и достоверности выдаваемой информации .

На фиг. 1 представлена структурна  схема многопроцессорной системы; на фиг. 2 структурна  схема блока контрол ; на фиг. 3 структурна  схема блока формировани  свертки: на фиг. 4-структурна  схема блока реконфигурации; на фиг. Ь - структурна  схема блока арбитра; на фиг. 6 - алгоритм функционировани  вычислительного блока.

Многопроцессорна  система (фиг. 1) содержит вычислительные модули 1i.. 1/i, , блок 2 арбитра, блок 3 реконфигурации, контроллер 4,блок 5 контрол ,селектор 6 адреса , элемент И 7, блок 8 формировани  свертки, элемент 9 задержки.

Блок 5 контрол  (фиг. 2) содержит четыре 101...104триггера фиксации записи, четыре11i ... регистра, шинный формирователь 12.

Блок 8 формировани  свертки (фиг. 3) содержит регистр 13, счетчик 14, мультиплексор 15, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 16, сдвиговый регистр 17, блок 18 синхронизации , образованный триггерами и элементом И, генератор 19 синхроимпульсов.

Блок 3 реконфигурации (фиг. 4) содержит три регистра 20-22, три мажоритарных элемента 23-25, одновибратор 26, триггер 27 отказа.

Блок 2 арбитра (фиг. 5) содержит элемент ИЛИ 28. элементы МЛИ-НЕ 29, 30, элементы НЕ 31-35, элемент И 36. Блок 18 синхронизации содержит триггеры 37, 38 и элемент И 39.

Арбитры 2 соединены в кольцо, поэтому , чтобы избежать зацикливани  при определении главного арбитра, один из четырех арбитров всегда заблокирован. Этот арбитр входит в состав резервного модул  1, при этом ближайший правый в кольце арбитров имеет наивысший приоритет. Такой способ соединени  позвол ет мен ть приоритеты арбитров по мере отказа резервных модулей . В случае, когда нет возможности подключить резервный модуль 1 вместо отказавшего, арбитр 2 отказавшего модул  1 не блокируетс , а контроллер 4 блокируетс , при этом в кольцевом соединении всегда присутствует только один разрыв св зи. В момент отсутстви  резерва арбитр с точки зрени  надежности нельз  считать полно стью резервированным, но такой режим работы продолжаетс  до окончани  ремонта

резерва, и всегда может быть выбрана така  интенсивность профилактики и ремонта, что веро тность безотказной работы системы будет не ниже заданной. Учитыва  малый

обьем аппаратуры одного блока 2 арбитра, можно сказать, что интенсивность обслуживани  практически не увеличитс  по сравнению с плановой.

Дл  поддержани  нормального функци0 онировани  системы необходима, таким образом , така  интенсивность ремонта, чтобы на момент отказа активного вычислительного блока резервный был исправен, однако возможна работа системы и при двух исп5 равных вычислительных модул х. В последнем случае снимаетс  блокировка блока 2 арбитра одного из отказавших резервных блоков.

Система работает следующим образом.

0Подаетс  питание на три из четырех модулей 1, которые переход т в режим начального пуска, при этом на предварительно установленных триггерах 27 сформировано слово состо ни  системы, разр ды которо5 го, поступа  на шину состо ни  системы, программно доступны контроллерам 4, которые после запуска считывают слово состо ни  системы и имеют информацию об активных модул х 1. После считывани  сло0 ва состо ни  активные модули 1 ввод т информацию по магистрали внешних устройств (не показана) под управлением внешнего источника, предназначенную дл  обработки в режиме повышенной достовер5 ности, а также информацию по локальным магистрал м (не показаны) от индивидуальных источников, котора  не контролируетс  специально.

Во врем  обработки на селектор 6 по0 ступает информаци  с адресной шины контроллера 4 и селектор 6 срабатывает по заранее определенным адресам, сигнал с его первого выхода совместно с сигналом стробировани  данных контроллера 4 по5 ступает на первый и второй входы элемента 7, выход которого стробирует запись информации в блок 8. поступающей с шины данных контроллера 4. При достижении адреса окончани  обработки селектор 6 срабатыва0 ет по второму выходу, соединенному с входом прерывани  контроллера 4, сигнал подтверждени  прерывани  этого блока стробирует запись контрольного слова в регистр 11 собственного блока 5 и в соответ5 ствующие регистры 11 других блоков 5, а также сохран етс  как признак готовности контрольной информации в соответствующих триггерах 10 всех блоков 5. Кроме того, через элемент 9 задержки этот сигнал устанавливает в начальное состо ние собствен

ныи блок 8. Аналогично происходит запись контрольной информации и признаков ее готовности другими активными контроллерами 4 в собственные и соседние блоки 5. Контроллер 4 считывает собственную свертку и ожидает поступлени  контрольной информации от других активных контроллеров 4. посто нно опрашива  собственный шинный формирователь 12. Если удалось считать контрольную информацию от одного из контроллеров 4, дальнейшее ожидание происходит в течение времени максимальной рассинхронизации, которое задаетс  программно или может быть передано внешним источником. Если истекло заданное врем , соответствующий модуль 1 считаетс  сбившимс : ели информаци  поступает от всех активных модулей 1. то ожидани  не происходит, что ускор ет процесс синхронизации . Таким образом, за врем , не превышающее Тмакс рассинхронизации. в блоках 5 активных контроллеров 4 содержатс  свертки контрольной информации

Обработка контрольной информации начинаетс  с того, что модули 1 выдают сигнал сброса блока 5 путем попытки записи в шинный формирователь 12 и мажоритарно обрабатывают собственные результаты самоконтрол  и поступившие от других модулей 1. Если неисправность не обнаружена, каждый из активных модулей 1 посылает запрос на вывод в собственный блок 2, при этом ближайший правый модуль 1 от заблокированного получает разрешение на вывод , а остальные модули 1 ждут сигнала на ввод от внешнего источника, которым может быть сигнал окончани  вывода главного в данном цикле модул  1. После завершени  вывода начинаетс  ввод новой порции информации дл  дальнейшей обработки. В случае обнаружени  несовпадени  контрольных слов модуль 1 записывает в соответствующий разр д регистра 21 блока 3 сбившегос  модул  1 признак наличи  неисправности , при этом сбой в двух подр д циклах вывода считаетс  отказом. Если решение о неисправности совпадает у двух модулей 1, то на выходе останова блока 3 по вл етс  активный сигнал и неисправный модуль 1 не участвует в выводе. После окончани  вывода активные модули 1 сбрасывают признак наличи  неисправности, при этом приостановленный модуль 1 разблокируетс , а одновибратор 26 его блока 6 формирует импульс сбо , который по схеме монтажного ИЛИ устанавливает в начальное состо ние активные модули 1.

После этого вс  система переходит в режим начального пуска, после накоплени  необходимой информации о процессе управлени  выходит на рабочий режим. Вс  информаци  во внутренних ОЗУ модулей 1 обновл етс , что исключает накопление неисправностей .

5В случае отказа модулей 1 дополнительно с остановом в регистр 22 его блока 3 активными модул ми 1 записываетс  признак отказа, который может быть сброшен только оператором после ремонта путем ус- 10 танонки триггера 27 в состо ние логической единицы и этот модуль выводитс  из состава системы. Выход триггера 27  вл етс  также выходом состо ни  модул  1 и подключен к соответствующей линии шины 15 слова состо ни . Если есть исправный резервный модуль 1, то дополнительно в регистр 20 отказавшего модул  1 записываетс  сигнал блокировки его блока 2, а сигнал разблокировки блока 2 записы0 ваетс  в регистр 20 резервного модул  1, одновременно снимаетс  сигнал останова резервного модул  1, что приводит к генерации общего сигнала Сбой одновибрато- ром 26 этого блока, и система переходит в

5 начальное состо ние, но уже с другим составом модулей 1. При этом очевидно корректируетс  код на шине слова состо ни  системы. Если резерва нет, то блокировка блока 2 не производитс .

0Алгоритм функционировани  арбитра

блока 2 очевиден из схемы на фиг. 5. Особенностью  вл етс  возможность блокировки , котора  осуществл етс  подачей сигнала блокировки на первый вход элемен5 та ИЛИ-НЕ 29 и на первый вход элемента ИЛИ 28, второй вход которого подключен к входу зан тости блока 2, а выход - к входу зан тости арбитра, при этом активизаци  входа блокировки приводит к сн тию признака за0 н тости на первом выходе блока 2 и установке признака запрещени  вывода на втором выходе блока 2, что эквивалентно разрыву в кольце блоков 2 и заданию высшего приоритета ближайшему правому от

5 заблокированного блоку 2.

Блок 8 формировани  свертки работает следующим образом. Сигнал Строб данных синхронизирует запись информации в регистр 13 и поступает на синхровход триг0 гера 37, который устанавливает логическую единицу на выходе, по заднему фронту очередного импульса от генератора 19 в состо ние логической единицы устанавливаетс  триггер 38, соединенный с первым входом

5 элемента 39, после чего полностью сформированные синхроимпульсы начинают поступать на синхровходы счетчика 14 и сдвигового регистра 17. Счетчик 14 управл ет адресным входом мультиплексора 15, на информационный вход которого поступает

информаци  с выхода регистра 13. С выхода мультиплексора 15 информаци  поступает на вход элемента 16, на другие входы которого поступает информаци  с соответствующих выходных разр дов регистра 17, номера и количество разр дов завис т от длины сворачиваемой последовательности и разр дности регистра 17 (3). С выхода элемента 16 информаци  поступает на информационный вход регистра 17, на выходных разр дах которого происходит формирование свертки. Сигнал переполнени  счетчика 14 сбрасывает триггер 37, после чего по заднему фронту следующего импульса сбрасываетс  триггер 38 и этот же импульс переключает счетчик 14 в начальное состо ние, при этом сбрасываетс  сигнал переполнени , а синхроимпульсы с генератора 19 не поступают до следующего строба данных. Сигнал подтверждени  прерывани  блока 4 поступает на вход начальной установки регистра 17. Частота генератора 19 очевидно в М раз больше частоты поступлени  информации , где М - разр дность регистра 13.

Блок 5 контрол  работает следующим образом. Сигнал стробировани  записи контрольной информации  вл етс  признаком готовности контрольной информации, поступает и фиксируетс  в соответствующих триггерах 10 соседних блоков 5. Сброс блока 5 осуществл етс  при попытке записи в шинный формирователь 12 после считывани  контрольной информации от всех активных модулей 1.

Контроллер 4 представл ет собой микропроцессор с блоками пам ти и интерфейсами сбис.

Все перечисленные блоки могут быть реализованы на заказных сбис, что позвол ет увеличить надежность системы за счет уменьшени  аппаратных затрат.

Очевидно, что врем , затрачиваемое на обмен контрольной информации, зависит от количества переданных и обработанных слов, что, в свою очередь, вли ет на достоверность определени  исправности модулей 1. В данной системе удаетс  при максимальной достоверности контрол  за счет возможности хранени  в свертке даже внутрикомандных пересылок минимизировать врем  голосовани , которое не зависит от объема контрольной информации.

Claims (1)

1. Формула изобретени 

   Многопроцессорна  система, содержаща  четыре вычислительных модул , каждый из которых содержит контроллер, блок арбитра и селектор адреса, причем в каждом вычислительном модуле адресные выходы контрлллера соединены с

   информационными входами селектора адреса , выход разрешени  вывода блока арбитра соедин г дноименным входом контроллера, f u, запроса вывода которого подключен к одноименному входу блока арбитра, выход зан тости блока арбитра К- го вычислительного модул  (К 1...3) подключен к одноименному входу блока арбитра (К+1)-го вычислительного модул ,

   0 отличающа с  тем, что, с целью увеличени  надежности и достоверности выдаваемой информации, в каждый вычислительный модуль введены элемент И. элемент задержки, блок формировани 

   5 свертки, блок контрол  и блок реконфигурации , причем выход зан тости блока арбитра четвертого вычислительного модул  соединен с одноименным входом блока арбитра первого вычислительного модул , вход бло0 кировки блока арбитра в каждом вычислительном модуле соединен с одноименным выходом блока реконфигурации, выходы останова начальной установки и признака отказакоторогосоединеныс

   5 соответствующими одноименными входами контроллера, причем выход признака отказа блока реконфигурации К-го вычислительного модул  (К 1...4) подключен также к К-му входу группы входов состо ни  систе0 мы, контроллеров всех вычислительных модулей в каждом вычислительном модуле, вход прерывани  контроллера соединен с первым выходом селектора адреса, второй выход которого соединен с первым входом

   5 элемента И, второй вход которого соединен с выходом строба выдачи данных контроллера , выход элемента И соединен с входом записи блока формировани  свертки, информационные входы которого соединены с

   0 выходами данных контроллера, а вход начальной установки блока формировани  свертки через элемент задержки соединен с выходом подтверждени  прерывани  контроллера , выход подтверждени  прерывани 

   5 контроллера К-го вычислительного модул  соединен с К-ми входами записи блоков контрол  остальных вычислительных модулей, выходы блока формировани  свертки К-го(К 1,4) вычислительного модул  соединены с

   0 информационными входами К-й группы блоков контрол  остальных вычислительных модулей, в каждом вычислительном модуле вход начальной установки блока контрол  соединен с первым выходом записи конт5 роллера, выходы данных блока контрол  подключены к входам данных контроллера, выходы чтени  которого соединены с входами чтени  блока контрол , К-й (К 2...4) выход записи контроллера М-го (М 0 ... 3) вычислительного модул  соединен с (К 1) м

   входом блока реконфигурации МОД (М- К-лительного модул  через шину соединрны i

   -1)-го (МОД - остаток отделени  на четыре)одноименными входами К-й группы h/тюв

   вычислительного модул , выходы отказа,реконфигурации всех вычислительных мо

   сбо  и блокировки контроллера К-го вычис-дулей

   ю,

   Юг Ю

   12

   Щ

   п,

   И2

   11

   Фиг. 2

   ФигМ

   Фиг. з

   §-откр 1тыу коллектор

   Фив. 5

   Ввод, обработка информации, э пнсь по прерыванию спортки контрольной информации в блок 5, чтение собственной свертки

   Чтение регистра II до по влени  признаков записи от активных блоков 4 о соответствии со словом состо ни 

   Чтение контрольной информации от активного блока 4 и ожидание и точение TMCLK рассинхро- ниэации другого блоха 4, если он есть

   Если ожидаемый блок 4 не выдал информацию, пометить его неисправным и начать голосование контрольной ин|Ьопмаиии

   Если есть несовпадение, выдать остамор на соответствующий блок 4 /разр д регистра 21/

   Запрос на вывод, если есть разрешение - начать вывод /сигнал окончани  вывода/; иначе ждать окончани  вывода

   Если был сигнал останова, то если есть резерв и это отказ, то заблокировать арбитр этого блока 4, разблокировать резервный блок 4. Общий сброс Если сбой - то общий сброс

   L

   ФЪ+С