SU1686454A1 - Микропроцессорна система - Google Patents

Description

(21)4733184/24

(22) 29.08.89

(46)23.10.91. Бюл. №39

(75) Ю.В.Грецкий

(53)681.32(088.8)

(56) Авторское свидетельство СССР

№ 1101827. кл. G 06 F 15/16, 1984.

Макаров А.И. Многопроцессорные системы с ограниченной программируемостью архитектуры. - Микропроцессорные средства и системы. 1986. № 6, с.52.

(54) МНОГОПРОЦЕССОРНАЯ СИСТЕМА

(57) Изобретение относитс  к вычислительной технике и может использоватьс  дл  построени  многопроцессорных контроллеров . Целью изобретени   вл етс  увеличение надежности и коэффициента готовности системы за счет сокращени  времени реконфигурации . Система содержит четыре вычислительных модул  1, каждый из которых содержит блок 2 арбитра, блок 3 реконфигурации , контроллер 4, блок 5 контрол , блок 6 управлени  обменом, матричный коммутатор 7, блоки 8 и 9 пам ти, мультиплексор 10. 7 ил.

со

с

о

00

о

ь.

СП

Фиг. 1

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  многопроцессорных контроллеров .

Цель изобретени  - повышение надежности и коэффициента готовности системы за счет сокращени  времени реконфигурации .

Нз фиг. 1 представлена структурна  схема многопроцессорной системы; на фиг. 2 - структурна  схема блока контрол ; на фиг. 3 структурна  схема блока управлени  обменом; на фиг. 4 - структурна  схема разр да матричного коммутатора; на фиг. 5 - структурна  схема блока реконфигурации; на фиг. 6 - структурна  схема блока арбитра; на фиг. 7 - алгоритм функционировани  вычислительного модул .

Многопроцессорна  система (фиг. 1) содержит вычислительные модули 1i.. .14, блок 2 арбитра, блок 3 реконфигурации, контроллер 4, блок 5 контрол , блок 6 управлени  обменом, матричный коммутатор 7, первый 8 и второй 9 блоки пам ти, мультиплексор 10.

Блок 5 контрол  (фиг. 2) содержит группу 111,..11з шинных формирователей, регистр 12 контрол , шинный преобразователь 13, регистр 14 признаков, образованный из триггеров 141...14з признаков .

Блок 6 управлени  обменом (фиг. 3) содержит узел 15 формировани  кода адреса, триггер 16 фиксации останова, элемент 17 задержки, элемент И 18, триггер 19 управлени  коммутацией. Матричный коммутатор 7 (фиг. 4) содержит группу из К элементов коммутации.

Блок 3 реконфигурации (фиг. 5) содержит три регистра 20-22, три мажоритарных элемента 23-25, одновибратор 26, триггер 27 отказа.

Блок 2 арбитра (фиг. 6) содержит элемент ИЛИ 28, элементы ИЛИ-НЕ 29-30, элементы НЕ 31-35, элемент И 36.

Элементы блока 2 арбитра соединены в кольцо, поэтому, чтобы избежать зацикливани  при определении главного арбитра, один из четырех арбитров всегда заблокирован . Этот арбитр входит в состав контроллера , который  вл етс  резервируемым блоком, при этом ближайший правый в кольце арбитров имеет наивысший приоритет . Такой способ соединени  позвол ет мен ть приоритеты арбитров по мере отказа резервных блоков. В случае, когда нет возможности подключить резервный модуль 1 вместо отказавшего, блок 2 арбитра отказавшего модул  1 не блокируетс , а блок 4

блокируетс , при этом в кольцевом соединении всегда присутствует только один разрыв св зи, В момент отсутстви  резерва арбитр с точки зрени  надежности нельз 

считать полностью резервированным, но такой режим работы продолжаетс  до окончани  ремонта резерва, и всегда может быть выбрана така  интенсивность профилактики и ремонта, что веро тность безотказной

0 работы системы будет не ниже заданной. Учитыва  малый обьем аппаратуры одного блока 2 арбитра, можно сказать, что интенсивность обслуживани  практически не увеличитс  по сравнению с плановой.

5 Дл  поддержани  нормального функционировани  системы необходима така  интенсивность ремонта, чтобы на момент отказа активного вычислительного модул  резервный был исправен, однако возмож0 на работа системы и при двух исправных вычислительных модул х. В последнем случае снимаетс  блокировка блока распределенного арбитра одного из отказавших резервных блоков.

5Система работает следующим образом.

Подаетс  питание на три из четырех модул  1, которые переход т в режим начального пуска, при этом на предварительно установленных триггерах 27 сформировано

0 слово состо ни  системы, разр ды которого , поступа  на шину состо ни  системы, настраивают блок 6 и программно доступны контроллерам 4, которые после запуска считывают слово состо ни  системы и имеют

5 информацию об активных модул х 1. После считывани  слова состо ни  активные модули 1 ввод т информацию по магистрали внешних устройств (не показана) под управлением внешнего источника, предназначен0 ную дл  обработки в режиме повышенной достоверности, а также информацию по локальным магистрал м (не показаны) от индивидуальных источников, котора  не контролируетс  специально.

5Во врем  обработки каждому активному

модулю 1 доступен дл  обмена один из собственных блоков 8 или 9 и дл  записи один из других блоков 8 или 9. принадлежащих активным модул м 1 в зависимости от адре0 са, установленного на входе соответствующих коммутаторов 7. При этом в один из блоков 8 или 9 отказавшего модул  1 также записываетс  информаци , что эквивалентно непрерывной установке контрольных то5 чек.

После окончани  обработки важной информации модуль 1 готовит и записывает в регистр 12 информацию по результатам са моконтрол  и признак готовности этой информации в регистры 14 и ожидает

поступлени  контрольной информации от других активных модулей 1, посто нно опрашива  собственный регистр 14. Если удалось считать контрольную информацию от одного из модулей 1, дальнейшее ожидание происходит в течение времени максимальной рассинхронизации, которое задаетс  программно или может быть передано внешним источником. Если истекло заданное врем , соответствующий модуль 1 считаетс  сбившимс ; если информаци  поступает от всех активных модулей 1, то ожидани  не происходит, что ускор ет процесс синхронизации.

Обработка контрольной информации начинаетс  с того, что модули 1 выдают сигнал сброса регистра 14 путем чтени  регистра 12 и мажоритарно обрабатывают результаты самоконтрол  и поступившие от других модулей 1. Если неисправность не обнаружена, каждый из активных модулей посылает запрос на вывод в блок 2, при этом ближайший правый модуль 1 от заблокированного получает разрешение на вывод, а остальные модули 1 ждут сигнала на ввод от внешнего источника, которым может быть сигнал окончани  вывода главного в данном цикле модул  1. После завершени  вывода начинаетс  ввод новой порции информации дл  дальнейшей обработки. В случае обнаружени  несовпадени  контрольных слов модуль 1 записывает в соответствующий разр д регистра 21 блока 3 сбившегос  модул  1 признак наличи  неисправности, при этом сбой в двух подр д циклах вывода считаетс  отказом,

Если решение о неисправности совпадает у двух модулей 1, то на выходе останова блока 3 по вл етс  активный сигнал и неисправный модуль 1 не участвует в выводе. Кроме того, устанавливаетс  в активное состо ние триггер 16. После окончани  вывода активные модули 1 сбрасывают признак наличи  неисправности, при этом приостановленный модуль 1 разблокируетс , а од- новибратор 26 его блока 6 формирует импульс сбо , который по схеме монтажного ИЛИ устанавливает в начальное состо ние активные модули 1, при этом происходит перекоммутаци  блоков 8 и 9 сбившегос  модул  1.

Таким образом, вновь все активные модули 1 имеют в доступных им дл  обмена блоках 8 и 9 корректную информацию.

В случае отказа модул  1 дополнительно с остановом в регистр 22 его блока 3 активными модул ми 1 записываетс  признак отказа, который может быть сброшен только оператором после ремонта, и этот модуль выводитс  из состава системы.

Если есть исправный резервный модуль 1, то дополнительно в регистре 20 записываетс  сигнал блокировки блока 2 отказавшего модул  1 и разблокировки блока 2 5 резервного модул  1, одновременно снимаетс  сигнал останова резервного модул  1, что приводит к генерации общего сигнала Сбой одновибратором 26 этого блока и система переходит в начальное состо ние.

0 но уже с другим составом модулей 1. При

этом очевидно корректируетс  код на шине

слова состо ни  системы. Если резерва нет,

то блокировка блока 2 не производитс .

Алгоритм функционировани  блока 2

5 арбитра очевиден из схемы на фиг. 6. Особенностью  вл етс  возможность блокировки , котора  осуществл етс  подачей сигнала блокировки на первый вход элемента ИЛИ-НЕ 29 и на первый вход элемента

0 ИЛИ 28, второй вход которого подключен к входу зан тости блока 2, а выход - к входу зан тости арбитра, при этом активизаци  входа блокировки приводит к сн тию признака зан тости на первом выходе блока 2

5 и установке признака запрещени  вывода на втором выходе блока 2, что эквивалентно разрыву в кольце блоков 2 и заданию высшего приоритета ближайшему правому от заблокированного блоку 2.

0Блок 6 управлени  обменом работает

следующим образом. Функционально блок 6 можно разделить на два узла: управлени  коммутатором 7 - блоки 16-19 и управлени  мультиплексором 10 - узел 15, причем по5 следний блок представл ет собой комбинационную схему, на входы которой поступают сигналы отказов от трех блоков 1 по шине слова состо ни  системы, а на выходе формируетс  код адреса блока 1. запи0 сывающего информацию в один из блоков 8 или 9. Узел 15 функционирует в соответствии с таблицей.

45

50

Узел управлени  коммутатором 7 осуществл ет перекоммутацию блоков 8, 9 по сигналу Сбой в случае, если был установлен в активное состо ние триггер 16.

Матричный коммутатор 7 в зависимости от уровн  сигнала на его управл ющем входе соедин ет блоки 4-8 и 9-10, либо 4-9 и 8-10 соответственно.

Мультиплексор 10 представл ет на функциональном уровне группу мультиплексоров , на информационные входы которых поступают соответствующие разр ды шин обмена с блоками 8, 9 трех соседних модулей 1, а на адресный вход группы поступает код одного из исправных в данный момент модулей 1.

Блок 5 контрол  работает следующим образом. Сигнал стробировани  записи контрольной информации  вл етс  признаком готовности контрольной информации, поступает и фиксируетс  в соответствующих разр дах регистров 14 соседних блоков 5. Сброс регистра 14 осуществл етс  при попытке чтени  регистра 12 rto сигналу чтени  после считывани  контрольной информации от всех активных модулей 1.

Контроллер 4 вычислительного блока представл ет собой микропроцессор с блоками пам ти и интерфейсами СБИС.

Все перечисленные блоки могут быть реализованы на заказных СЬИС, что позволит увеличить надежность системы за счет уменьшени  аппаратных затрат.

Очевидно, что эффективное быстродействие системы при прочих равных услови х определ етс  процентом простоев системы , вызванных отказом аппаратуры и восстановлением работоспособности. Контроллер 4 данной системы  вл етс  сложным устройством с пам тью, поэтому неисправности могут накапливатьс  в блоках 8, 9, хран щих промежуточные результаты работы и необходимые переменные. После перевода контроллера 4 в начальное состо ние можно лишь частично маскировать накопившиес  неисправности, дл  полного восстановлени необходима Инициализаци  блоков 8, 9. Ограниченные ресурсы многопроцессорных контроллеров часто не позвол ют хранить информацию о контрольных точках, а учитыва , что программное обеспечение находитс  в ПЗУ, перезапуск системы эквивалентен установке контрольной точки без дополнительной аппаратуры .

Claims (1)

1. Формула изобретени 

   Многопроцессорна  система, содержаща  четыре вычислительных модул , каждый из которых содержит контроллер, два блока пам ти и матричный коммутатор, причем системные входы-выходы контроллера соединены с первыми информационными входами-выходами матричного коммутатора поразр дно, вторые и третьи входы-выходы которого поразр дно соединены с входами-выходами обмена первого и второго блоков пам ти соответственно, отличающа с  тем, что, с целью повышени  надежности и коэффициента готовности за счет сокращени  времени реконфигурации,

   в каждый вычислительный модуль введены блок арбитра, блок реконфигурации, блок контрол , блок управлени  обменом и муль- . типлексор, причем в каждом вычислительном модуле первый выход блока арбитра

   соединен с входом разрешени  выдачи контроллера , выход запроса вывода которого соединен с одноименным входом блока арбитра , вход блокировки которого соединен с первым выходом блока реконфигурации,

   второй выход которого соединен с входами остановка контроллера и блока управлени  обменом, а третий выход соединен с входами признаков сбо  контроллера и блока управлени  обменом, выход которого

   соединен с управл ющим входом матричного коммутатора, выходы группы блока управлени  обменом соединены поразр дно с управл ющими входами мультиплексора, выходы которого соединены с информационными входами матричного коммутатора, выходы контрольной информации контроллера соединены поразр дно с входами первой группы блока контрол , вход сброса которого соединен с выходом сброса контроллера , второй выход блока арбитра К-го (К 1...3) вычислительного модул  соединен с вторым входом, входом запроса блока арбитра (К+1)-го вычислительного модул , второй выход блока арбитра четвертого

   вычислительного модул  соединен с вторым входом запроса блока арбитра первого вычислительного модул , вторые выходы блоков реконфигурации объединены по схеме ИЛИ, четвертый выход блока реконфигурации К-го (К 1...4) вычислительного модул  соединен с входом признака отказа контроллера К-го вычислительного модул , К-м входом группы блоков управлени  обменом всех вычислительных модулей, К-м входом

   состо ни  группы контроллеров всех вычислительных модулей, выходы реконфигурации контроллера К-го вычислительного модул  соединены с входами соответствующей группы трех оставшихс  вычислительных модулей, выходы блока контрол  К-го вычислительного модул  соединены с входами соответствующей группы блоков контрол  трех оставшихс  вычислительных модулей, системные выходы контроллера Кго вычислительного модул  соединены поразр дно с информационными входами групп мультиплексора каждого из трех оставшихс  вычислительных модулей.

   15

   ±1

   В

   Ю

   (Риг.2

   3

   19

   ил

   Уо

   д эпф

   frSfr989l