RU1820391C - Многопроцессорна вычислительна система - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  быстродействующих систем. Целью изобретени   вл етс  повышение надежности в работе за счет сохранени  работоспособности системы при кратных отказах и сокращени  отключени  управл ющего устройства при разных длинах программ , выполн емых подчиненными устройствами обработки информации. Система содержит Н устройств обработки информации , М устройств ввода-вывода и запоминающее устройство, причем каждое устройство обработки информации содержит вычислительный блок, первый и второй блоки отключени , формирователь импульсов , триггер управлени  и элемент И. 2 ил.

Description

СО

с

Изобретение относитс  к вычислительной технике и может быть использовано при построении надежных мультиплексорных систем с возможностью отключени  отказавшего процессорного блока и замены его исправным.

Целью изобретени   вл етс  повышение надежности в работе за счет сохранени  работоспособности системы при кратных отказах и сокращени  времени отключени  управл ющего устройства при разных длинах программ, выполн емых подчиненными устройствами обработки информации.

На фиг. 1 дана структурна  схема многопроцессорной вычислительной системы; на фиг. 2 - структурна  схема модул  отключени .

Многопроцессорна  вычислительна  система, представленна  на фиг. 1. содержит устройства обработки информации 1.1. 1.2...., 1 .п. системный канал 2 обмена информацией , входы 3 и 4, шину 5 отключени  управл ющего процессора, запоминающее устройство 6, устройства ввода-вывода 7.1,...,7т. вспомогательную шину 8, 9, 10.

В состав каждого процессорного блока 1.1 вход т первый блок отключени  процессора 11,1. формирователь импульсов 12.1, элемент И 13.J, триггер управлени  14.1, второй блок отключени  15.1, вычислительный блок 16.1.

Второй блок отключени  (см. фиг. 2) содержит первый триггер 33.1, второй триггер 34.1, третий триггер 35.1, первый элемент ИЛИ 36.1, второй элемент ИЛИ 37.1, первый элемент И 38.1. второй элемент И 39.1, первый формирователь импульса 40.1, второй формирователь импульса 41.1, первый бусо ю о со о

ферный элемент 42.1, второй буферный элемент 43.1, третий буферный элемент 44.1.

Система работает следующим образом.

Устройство обработки информации 1.1, например, на вход 17.1 которого подаетс  высокий уровень с входа 3 системы, выполн ет функции управл ющего блока. Кроме того, в момент установлени  устройства обработки информации 1.1 статуса управл ющего устанавливаютс  в исходное состо ние первые блоки отключени  11.1 всех процессорных блоков 1.

Это происходит следующим образом.

При возникновении на входе 17.1 блока 1.1 уровн  логической 1 (это означает, что данный блок должен прин ть функции управл ющего , если, конечно, он не был отключен ранее), на выходе формировател  40.1 формируетс  импульс, который с выхода буфера 42.1 поступает в линию 8 и сбра- . сывэет триггеры 33.1-35.1 во всех блоках 1.1. Длительность этого импульса должна быть достаточна дл  надежного сброса этих триггеров , т.е. ги tip, где tTp - врем  переключени  триггера. Через врем  (3-4)Стр схемы модулей 11.1 надежно установ тс  в исходное состо ние: выходы триггеров 33.1

- 35.1 (i 17п) и линии 8-10 будут находитьс  в состо нии логического О. Так как ty меньше длительности выполнени  любой команды блоком 12.1 при условии реализации всех блоков 1.1 (I Tjrij на единой элементной базе, то процесс установки в исходное состо ние модулей 11.1 завершитс  до начала работы управл ющего блока 1.1 и, следовательно , не повли ет на работу системы. На входах 17.2,..., 17.п процессорных блоков 1,2,..., 1.п устанавливаетс  низкий уровень

- эти устройства обработки информации  вл ютс  подчиненными.

Управл ющее устройство 1.1 имеет доступ к запоминающему устройству 6, устройствам ввода-вывода 7.1,...,7,т. а также через соответствующие порты ввода-вывода (шины 27.1,,..,27.п)- к подчиненным устройствам 1.2,...,1.п. Оно может передавать команды дл  подчиненных устройств 1.2,...,1..п и читать слово состо ни  этих про- . цессорных блоков. Соответствующими командами осуществл етс  запуск процессорных блоков 1.2,...,1.п, отключение при неисправности одного или нескольких подчиненных процессорных блоков, а также обеспечиваетс  доступ к их внутренней пам ти .

В начале работы системы управл ющее устройство 1.1 осуществл ет инициализацию , т.е. загружает данные и программы во внутреннюю пам ть подчиненных процессорных блоков и производит их запуск. Дл  загрузки данных и программ в подчиненные устройства 1.2,,,.,1.п подаетс  команда Открыть внутреннюю пам ть, затем осуществл ютс  циклы обращени  к открытой внутренней пам ти, после чего внутренн   пам ть закрываетс  командой Закрыть внутреннюю пам ть. После этого по команде Пуск, котора  поступает поочередно на

каждое устройство 1.2,.,.,1.п, подчиненные устройства начинают выполн ть свои программы . Далее запускаетс  таймер в управл ющем устройстве 1.1, который через одинаковые промежутки времени, называе5 мые тактом системы, осуществл ет прерывание работы управл ющего устройства 1.1. Такт системы выбираетс  в зависимости от времени выполнени  программ подчиненными устройствами 1.2,...,1 .п.

0 После запуска таймера управл ющее устройство 1. Г выполн ет свою основную программу, котора  будет приостановлена очередным прерыванием от таймера. По этому прерыванию устройство 1.1 перехо5 дит на подпрограмму проверки работоспособности и запуска подчиненных устройств 1.2.....1.П. При этом поочередно читаютс  слова состо ни  каждого устройства 1.2,..,,1,п. Если в слове состо ни  блока 1,1 в

0 разр де Готовность записана 1, а в разр де Пуск - О, то управл ющее устройство 1.1 переходит к анализу слова-состо ни  блока 1.1+1. Если же отсутствует 1 в разр де Готовность или имеетс  1 в разр де

5 Пуск, то подчиненное устройство считаетс  отказавшим и отключаетс  командой отключить процессорный блок. После управл ющее устройство 1.1 останавливает свой таймер и переходит к программе ини0 циализации системы. При этом осуществл етс  перераспределение задач дл  оставшихс  процессорных блоков, загрузка данных и программ в эти блоки. Затем осуществл етс  их запуск, запускаетс  таймер

5 управл ющего устройства 1.1. после чего последний приступает к выполнению своей основной программы. Если при выполнении подпрограммы по прерыванию от таймера устройства 1.1 устройства отсутствуют, то

0 осуществл етс  поочередный запуск подчиненных устройств и возврат из подпрограммы .

Каждое подчиненное устройство 1.2,...,1.п работает следующим образом.

5 в начале каждого системного такта подчиненное устройство 1.1 ожидает запуска, т.е. анализирует разр д Пуск своего слова-состо ни  (установив единицу в разр д Готовность). При по влении единицы в разр де Пуск снимает Готовность и

Пуск, после чего оно запускает свой таймер и переходит на выполнение основной программы, после завершени  которой устанавливает в единицу разр д Готовность слова-состо ни .

Если управл ющее устройство 1.1 выходит из стро , то оно замен етс  работоспо- .собным, которое находитс  справа (см. фиг. Т) от блока 1.1 {не счита  отключенные). Например , если отключенные устройства отсутствуют , то функции управл ющего начинает выполн ть устройство 1.2. Это осуществл етс  следующим образом.

Как показано выше, устройства 1.2,...,1 .п вначале каждого системного такта ожидают си гнал Пуск от управл ющего устройства 1.1. При этом, если сигнал не поступает , например, в начале 3-го такта, подчиненное устройство, например 1.k, переходит на подпрограмму прерывани  от своего таймера. При этом происходит выработка сигнала о неисправности управл ющего устройства на выходе 23.k вычислительного блока 16.k (т.е. сбрасываетс  разр д Нет управл ющего процессора слова состо ни  блока l.k), при этом уровень логического О поступает на тактирующий вход триггера 14;k и на вход 22.k блока 15.k. Одновременно, с этим анализируетс  разр д УПВ слова-состо ни . При этом по отрицательному фронту переключаетс  триггер 34.k, на выходе которого устанавливаетс  уровень логической 1.

Так как на линии 10 присутствует уровень логического О, триггер 35.k переключаетс , на соответствующих входах элементов 38.k. 39.k, 44.k устанавливаетс  уровень логической 1. После этого на линии 10 с выхода буфера 44.k формируетс  уро- вень логической 1, запрещающий переключение триггеров 35.k всех блоков 1.1 (i 1,п), и поступает далее на вход 30.1 устройства 1.1, так как триггер 35.1 не может быть установлен в единичное состо ние, т.к. блок 1.1 - управл ющий, то высокий уровень формируетс  на выходе элемента И 39.1 и с выхода31.1 блока 1.1 поступает на вход 30.2 блока 1.2.

Если этот блок не обнаружил пока неисправности управл ющего устройства 1.1, т.е. триггер 35.2 блока 15.2 не установлен в единичное состо ние, высокий уровень формируетс  с выхода 31.2 на входе 30.3 блока 1.3. Этот процесс будет продолжатьс  до первого устройства 1,k, которое обнаружило отказ управл ющего устройства и, следовательно, триггеры 34,k и 35.k которого установлены в единичное состо ние. В этом случае высокий уровень с входа 30,k. если на линии 9 нет уровн  логической 1,

что необходимо дл  исключени  одновременного срабатывани  двух модулей 15.1, попадает на вход формировател  41.k, после чего на выходе элемента 41.k формиру- етс  импульс, который сбрасывает триггер 34,k и через буфер 43.k поступает на линию 9.

Так как все триггеры 33.i (i 1.n) после начальной установки наход тс  в нулевом

0 состо нии (на инверсном выходе - высокий уровень), то на входах 28.1 модулей 11.1 (I 2.п) установлен уровень логического О, который удерживает соответствующие триггеры 33.1 (I 2.п) в нулевом состо нии. На

5 выходе же 28.1 модул  15.1 - высокий уровень , поскольку он соединен с входом 4 системы .

Таким образом, при возникновении первого импульса на линии 9 переключаетс 

0 триггер 33.1. на выходе которого устанавливаетс  уровень логической 1. Этим же импульсом сбрасываютс  все триггеры 35.1 (i TJT) на лини х 8 и 10, а также входах 30.1 (I О) модулей 15.1, по окончании импульса на

5 выходе формировател  41.k и на линии 9 устанавливаетс  уровень логического О. Если к этому моменту времени есть устройства , обнаружившие отказ управл ющего блока, т.е.. установившие в единичное состо0  ние триггеры 34.1 соответствующих моделей 15.1, то формирование второго и последующих импульсов на линию 9 будет происходить аналогично первому. Таким образом на линии 9 будет столько импульсов,

5 сколько подчиненных устройств обн а ружи- ли отказ управл ющего процессорного блока . В результате этого будут последовательно срабатывать триггеры 34.1 модулей 11.1.

0Момент отключени  управл ющего устройства определ етс  положением перемычки 45.1. т.е. если перемычка расположена в блоке 1 ,b (45.b). то после того как в подчиненных процессорных блоках

5 обнаружат отказ управл ющего блока (на линии 9 сформируетс  b импульсов), срабатывает триггер 33.b и с его выхода через перемычку 45.b высокий уровень установитс  на выходе 25.Ь блока 1 .о, откуда попадает

0 на шину отключени  управл ющего процессора 5.

С входа 24,1 этот уровень логической 1 через формирователь 12.1 поступит на тактирующий вход блока 11.1. В результате на

5 выходе блока 11.1 установитс  уровень логической 1, при этом устройство 1.1 отключаетс  и на вход 17.2 блока 1.2 поступает высокий уровень, устанавливающий в единицу разр д УПВ слова-состо ни , устройство 1.2 начинает выполн ть функции

управл ющего. В остальных устройствах 1.3.....1.П разр ды УП В останутс  в нуле. Эти поочередно, анализируют разр ды Пуск и УПВ своего слова-состо ни  и после установки разр да Пуск в единицу, т.е. после команды Пуск от управл ющег-о устройства 1.2, будут выполн ть функции подчиненных процессорных блоков. Кр оме того, при отключении устройства 1,1, как выполн ющего функции управл ющего, так и подчиненного,уровень /готической вы- хода блока 11.1 устанавливаетс  на входе 2.1.1 и модул  15.1; В результате этого сбрасываютс  в Ноль триггеры 34.J и 35.i и уйер- живаютс  этом ; состо нии, соответствующий модулю 15.1 не формирует импульс на линию.9, ,; ;i / ; ;V -,:;;;.;, /

Если в процессе дальнейшего функцио- нировани  системы выйдетиз стро  устройство 1,2, то оно будет заменен следующим за ним справа (не отключенный). Если в системе предусмотрены резервные устройства , то отказавшие могут быть заменены резервными, что не вызывает снижени  производительности системы,: В случае, ко г-, да резервные устройства в системе отсутст- вуют, после очередного отказа осуществл етс  перераспределение задач между оставшимис  устройствами, при этом система будет выполн ть свои функ- ции, хот  и ciменьшей.производительностью . . - .- - ..;, . . - . .; Формула изобретени : Многопроцессорна  вычислительна  система, содержаща  Н устройств обработ ки информации, М устройств ввода-вывода и запоминающее устройство, причем информационные входы-выходы всех устройств обработки через системную магистраль адреса данных.подключены к информационным входам-выходам запоминающего устройства и всех устройств ввода- вывода, выход признака ведущего а-го устройства обработки информации (где ,...Н-1) подключен к входу признака ве- : дущего (а-Н)-го устройства обработки информации , при этом каждое устройство обработки содержит вычислительный блок, первый блок отключени , триггер управлени , злементИ и формирователь импульсов, причем в каждом устройстве обработки информации выход триггера управлени  соединен с первым управл ющим входом вычислительного блока и первым управл ю- щим входом первого блока отключени , вы- ход которого подключен к второму . -управл ющему входу вычислительного блока и первому входу элемента И, второй вход которого подключен к входу признака ведущего устройства обработки информации, к

информационному входу триггера управлени  и третьему управл ющему входу вычислительного бло«а, выход элемента И  вл етс , выходом признака ведущего устройства обработки информации первый информационный выход вычислительного блока подключен к входу синхронизации триггера управлени , второй информационный выход вычислительного блока подключен к информационному входу первого блока отключени , второй управл ющий вход которого .подключен к выходу формировател  импульсов, вход которого подключен к входу признака отключени  устройства обработки информации, информационные входы-выходы устройства обработки .информации подключены к информационным входам-выходам вычислительного блока, от л и ч а ю ща   с  тем, что, с целью повышени  надежности за счет сохранени  работоспособности системы при кратных отказах и сокращени  времени .отключени ; управл ющего устройства при разных длинах программ, выполн емых подчиненными устройствами обработки ин- ;формаций,; в многопроцессорной вычисли- тельной: системе выход признака неисправности и выход признака установки в исходное состо ние устройства обработки .информации подключены соответственно к управл ющему входу и входу начальной установки ()-го устройства обработки информации, вход начальной новки системы подключен к входу начальной установки первого устройства обработки информации, входы отключени  и выходы признака отключени  всех устройств обработки информации соединены между собой через системную магистраль отключени , первые, вторые и третьи управл ющие входы в ыходы всех устройств обработки информации и первый управл ющий вход первого устройства обработки информации соединены между собой через системную управл ющую магистраль, вход единичного потенциала системы подключен к входам единичного потенциала всех устройств обработки информации, при этом в каждое .устройство обработки информации введен второй блок отключени , а в каждом устройстве обработки первый информационный выход вычислительного блока подключен к входу синхронизации второго блока отключени , вход признака ведущего устройства обработки подключен к первому управл ющему входу второго блока отключени , первый, второй и третий выходы которого подключены соответственно к выходу признака неисправности устройства обработки информации, выходу признака

начальной установки устройства обработки информации, выход первого блока отключени  подключен к второму управл ющему входу второго блока отключени , управл ющий вход и вход начальной установки уст- ройства обработки информации подключены соответственно к третьему и к четвертому управл ющим входам второго блока отключени , первый, второй и третий управл ющие входы-выходы которого  вл - ютс  соответственно первым, вторым и третьим управл ющими входами-выходами устройства обработки информации, вход единичного потенциала устройства обработки информации подключен к входу еди- ничного потенциала второго блока отключени , причем второй блок отключени  процессора содержит три триггера, два элемента ИЛИ, два элемента И, два формировател  импульса и три буферных элемен- та, первый управл ющий вход-выход блока отключени  подключен к входу синхронизации первого триггера, первому входу первого элемента ИЛИ. первому входу первого элемента И и выходу первого буферного элемента, второй управл ющий вход-выход блока отключени  подключен к первому входу второго элемента ИЛИ, второму входу первого элемента ИЛИ, входу установки в О первого триггера и выходу второго бу- ферного элемента, третий управл ющий вход-выход блока отключени  подключен к входу синхронизации второго триггера и выходу третьего буферного элемента, первый управл ющий вход блока отключени  подключен к входу первого формировател  импульса , выход которого подключен к информационному входу второго буферного элемента, второй управл ющий вход блока отключени  подключен к второму входу второго элемента ИЛИ и третьему входу первого элемента ИЛИ, выход которого подключен к входу установки в 1 второго триггера, выход которого подключен к второму входу первого элемента И, информа- ционному входу третьего буферного элемента и первому входу второго элемента И, выход которого подключен к первому вы ходу блока отключени , третий управл ющий вход которого подключен к второму входу второго элемента И и третьему входу первого элемента И, выход которого подключен к входу второго формировател  импульса , выход которого подключен к информационному входу первого буферного элемента и третьему входу второго элемента ИЛИ, выход которого подключен к входу установки в 0м третьего триггера, выход которого подключен к информационному входу второго триггера, вход синхронизации и вход единичного потенциала блока отключени  подключены соответственно к входу синхронизации и информационному входу третьего триггера, выход первого триггера подключен к второму и третьему выходам блока отключени .

фиг.1

рцг. 2.