RU1815645C - Устройство дл контрол управл ющей вычислительной машины - Google Patents

Abstract

Изобретение относитс  к .вычислительной технике и может быть использовано в вычислительных управл ющих устройствах. Цель изобретени  - повышение достоверности контрол  и расширение области применени  за счет возможности контрол  процессоров с конвейером команд. Поставленна  цель достигаетс  тем, что в устройство дл  контрол  управл ющей вычислительной машины дополнительно введены регистр адреса 2, перва  7 и втора  8 схемы сравнени . Контроль производитс  путем сравнени  реальной и ожидаемой временной диаграммы контролируемых управл ющих сигналов. Обеспечиваетс  контроль управл ющих вычислительных машин, реализованных на процессорах с опережающей выборкой команд. 2 ил. Ј

Description

f6

О)

ел о ь ел

Щиг.1

Изобретение относитс  к вычислительной технике и может быть использовано в управл ющих вычислительных машинах (УВМ).

Цель изобретени  - повышение достоверности контрол  и расширение области применени  за счет возможности контрол  процессоров с конвейером команд.

На фиг. 1 изображена структурна  схема устройства.

Устройство содержит триггер очистки 1, регистр адреса 2, второй блок пам ти 3, счетчик 4, первый блок пам ти 5, регистр управлени  6, первую 7, вторую 8 схемы сравнени , триггер ошибок 9, входы адресов 10, входы очистки 11, запроса ПЗУ программы 12, синхронизации 13, входы контролируемых сигналов 14, установки 15, выход сбо  устройства 16.

На фиг. 2 представлен пример части программы. В программе можно выделить несколько линейных участков. Наминаютс  они с начальной точки (команды) программы и с точек программы, на которые происходит переход, в результате выполнени  команд , св занных с изменением счетчика команды и нарушени  последовательного выполнени  команд. На фиг. 2 показаны и пронумерованы данные точки - начало линейных участков программы. В скобках указаны их адреса. В общем случае по всей программе - № точек (команд), хран щихс  в  чейках с адресами AI...AN.

Первый блок пам ти 3 прошит следующим образом. По адресам AI....AN соответствующим началам линейных участков программы записаны их пор дковые номера 1 ...N. В остальных - один и тот же код, не равный 1...N, например 1...1.

Область пам ти второго блока 5 разделена на 1...N+1 зоны. Обьем каждой зоны равен 2м, где м - разр дность счетчика 4.1...N зонам соответствуют последовательности управл ющих сигналов при выполне- нии линейных участков программы, начинающихс  соответственно с 1 ...N точки, В  чейке U. где: L 1...N, К 0...2м-1 - значени  сигналов соответственно на первой и второй группе входов второго блока пам ти 5, записан код, соответствующий ожидаемому значению сигналов на провер емых лини х 14 к моменту прихода к+1 фронта 0/1 синхроимпульсов на линии 13 (учитываютс  лишь те фронты 0/1 синхроимпульсов на линии 13. к приходу которых значени  сигналов на контролируемых лини х 14 изменилось по отношению к предыдущему фронту 0/1. Подсчет

0

осуществл етс  относительно по влени  активного сигнала запроса ПЗУ программ). Ячейки второго блока пам ти 5 имеет дополнительный по отношению к числу контролируемых линий 14 разр д. Он соединен с дополнительным входом первой схемы сравнени  7. В 1...N зонах в этом разр де записан О, в N-H зоне - 1. В других разр дах  чеек N+1 зоны может быть записана произвольна  информаци . N+1 зона (к ней происходит обращение, если на первой группе входов второго блока пам ти 5 - код, отличный от 1...;1N) соответствует сбою при

с переходе на новый линейный участок программы , при котором переход происходит на адрес, отличающийс  от начального адреса линейного участка программы (AL..AN). Дл  уменьшени  объема второго блока

0 пам ти 5 при большой длине линейных участков ( 2м циклов, св занных с изменением сигналов на провер емых лини х 14) может использоватьс  их искусственное разбив . ние при помощи команд безусловного пере5 хода (их выполнение сопровождаетс  очисткой конвейера команд), например, на следующую команду, записанную в следующей  чейке пам ти программ.

Устройство предназначено дл  контро0 л  УВМ, построенных на базе современных процессоров, имеющих конвейер команд (например, микропроцессоры 1810В86, INTEL 18086).

В данных процессорах используетс 

5 опережающа  выборка команд и формируетс  очередь команд. При передаче управлени  в другое место программы (на начало нового линейного участка программы) конвейер команды очищаетс , после чего начинаетс  заполн тьс  командами нового линейного участка программы. Сигнал очистки конвейера (дл  микропроцессора 1810 ВМ 86 это сигнал Y QS1-QSO QS1-QSO,

с активный уровень (1) которого по вл етс  при QS1 О, QSO 1) идентифицирует переход к началу нового линейного участка программы и подаетс  на соответствующий вход устройства.

0 Активный (О) уровень сигнала запроса ПЗУ программ вырабатываетс  процессором УВМ по фронту 0/1 синхроимпульса (например, с помощью вход щего в его состав селектора адреса) при обращении к зо5 не адресов, по которым хранитс  программа УВМ.

Выходной сигнал сбо  устройства подаетс  на вход перезапуска (RESET) процессора УВМ. В ответ на него им выдаетс 

активный сигнал на линии установки 15 и осуществл етс  перезапуск.

Контроль работы УВМ осуществл етс  проверкой последовательности следовани  сигналов управлени  передачи адресов и данных (ввод, вывод и т.д.) на лини х 14, в том числе и сигналов выборки модулей УВМ (Запрос ПЗУ программ, запрос ОЗУ, Запрос устройства ввода-вывода). Используетс  детерминированность поведени  УВМ на каждом линейном участке программы. При отсутствии сбоев на лини х управлени  передачей адресов и данных формируетс  строго определенна  временна  диаграмма , которую можно вычислить еще до начала прогона самой программы .

Таким образом обеспечиваетс  контроль правильности обращени  процессора провер емой УВМ к остальным ее модул м (ПЗУ, ОЗУ. устройствам ввода-вывода и т.д.) в процессе выполнени  линейных участков программы.

Запись информации в регистры 2, 6, триггеры 1, 3, наращивание счетчика 4 происходит по фронту 0/1 на их синхровходах. Наращивание счетчика 4 происходит только при наличии сигнала логического О на его входе разрешени  счета.

При равенстве сигналов на первой и второй группе входов схем сравнени  7, 8 - на их выходе сигнал логической 1. при неравенстве О. При по влении активного (1) сигнала на дополнительном входе схемы сравнени  7 на ее выходе - сигнал логического О независимо от соотношени  сигналов на первой и второй группе входов.

Регистр 6 и втора  схема сравнени  8 обеспечивают управление счетчиком 4. При совпадении сигналов на контролируемых лини х 14 к моменту фронта 0/1 синхроимпульса с их значени ми, записанными в регистр 6 фронтом 0/1 предыдущего синхроимпульса с их значени ми, записанными , на выходе второй схемы сравнени  8 - логическа  1. что преп тствует наращиванию счетчика 8. Если значени  сигналов изменились, за врем  такта, то к приходу фронта 0/1 синхроимпульса сигналы на входах второй группы сравнени  не совпадают на ее выходе по вл етс  логический О, что обеспечивает наращивание счетчика по фронту 0/1.

В регистр б по этому же фронту записываетс  новое значение сигналов на контролируемых лини х 14. Подобное управление счетчиком 4-уменьшает развертку временной диаграммы и тем самым объем второго блока пам ти 5. Значени  сигналов рас

сматриваютс  только во врем  фронтов 0/1 синхроимпульсов в блоке пам ти 5 отсутствует повторение тактов с неизменным значением сигналов на контролируемых лини х 14.

Устройство работает следующим обра- зом.

При включении питани  процессор УВМ формирует активный уровень сигнала установки 15. который сбрасывает триггер ошибки 9. При включении питани  и при переходе на новый линейный участок программы происходит очистка конвейера команд процессора УВМ, сопровождающа с  по влением активного (1) уровн  сигнала на линии очистки 11, привод щим к сбросу триггера очистки 1 и счетчика 4.

Процессор УВМ обращаетс  за первой

командой нового линейного участка программы , выдава  ее адрес. Обращение сопровождаетс  по влением ее активного (О) уровн  сигнала на линии запроса ПЗУ программ 12, по которому происходит установка триггера очистки 1. По по вл ющемус  на выходе триггера очистки 1 фронту 0/1 происходит нового линейного участка программы в регистр адреса 2. На выходе первого блока пам ти 3 формируетс  номер

начала нового линейного участка программы . Он поступает на первую группу входов второго блока пам ти 5, на его вторую группу входов подаетс  информаци  со счетчика 4.

По мере поступлени  синхроимпульсов на линии 13 происходит наращивание счетчика 4, на выходе второго блока пам ти 5 формируетс  ожидаема  временна  диаграмма контролируемых сигналов на лини х

14. Она поступает на первую группу входов первой схемы сравнени . На вторую группу входов которой поступают реальные сигналы с линий 14.

При отсутствии сбоев к фронту 0/1 очередного синхроимпульса сигналы на обоих группах схемы сравнени  7 совпадают, на ее выходе - 1, триггер ошибки остаетс  в установленном состо нии, активный уровень (О) сигнала сбо  на линии 16 не выдаетс .

При сбое из-за несоответстви  между сигналами на входе первой схемы сравнени  к приходу фронта 0/1 синхросигнала на

линии 13 на выходе схемы сравнени  7 - О, происходит сброс триггера ошибки 9, выдаетс  активный уровень (О) сигнала сбо  на линии 16. По нему осуществл етс  перезапуск УВМ и по сигналу установки установка

триггера ошибки 9 в пассивное состо ние (1).

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  управл ющей вычислительной машины, содержащее первый и второй блоки пам ти, счетчик, регистр управлени , триггер очистки, триггер ошибки , причем выходы счетчика соединены с первой группой адресных входов первого блока пам ти, отличающеес  тем, что, с целью повышени  достоверности контрол  и расширени  области применени  за счет возможности контрол  процессоров с конвейером команд, в устройство введены регистр адреса, перва  и втора  схемы сравнени , причем группа информационных входов регистра адреса  вл етс  группой адресных входов устройства, группа информационных выходов регистра адреса соединена с группой адресных входов второго блока пам ти, группа информационных выходов которого соединена с второй группой адресных входов первого блока пам ти, группа информационных выходов и выход дополнительного разр да которого соединены соответственно с первой группой ин0

   5

   0

   5

   формационных входов и входом наращивани  первой схемы сравнени , выход которой соединен с информационным входом триггера ошибки, выход которого  вл етс  выходом сбо  устройства, вход установки триггера ошибки  вл етс  входом установки устройства, вход установки триггера очистки  вл етс  входом запроса ПЗУ программ устройства, синхровход триггера очистки  вл етс  входом очистки устройства , информационный вход триггера очистки подключен к шине нулевого потенциала устройства , выход триггера очистки соединен с синхровходом регистра адреса и входом сброс счетчика, вход разрешени  счета которого соединен с выходом второй схемы сравнени , перва  группа информационных входов которой, втора  группа информационных входов первой схемы сравнени  и группа информационных входов регистра управлени  подключены к входу контролируемых сигналов устройства, втора  группа информационных входов второй схемы сравнени  соединена с выходами регистра управлени , синхровход которого, синхров- ходы счетчика и триггера ошибки подключены к синхровходу устройства.

   М