SU1075250A1 - Устройство дл сопр жени двухмашинной вычислительной системы - Google Patents
Устройство дл сопр жени двухмашинной вычислительной системы Download PDFInfo
- Publication number
- SU1075250A1 SU1075250A1 SU823525791A SU3525791A SU1075250A1 SU 1075250 A1 SU1075250 A1 SU 1075250A1 SU 823525791 A SU823525791 A SU 823525791A SU 3525791 A SU3525791 A SU 3525791A SU 1075250 A1 SU1075250 A1 SU 1075250A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- elements
- inputs
- blocks
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
УСТРОЙСТВО ДЛЯ СОПРЯЯЖНИЯ ДВУХМАШИННОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ, со1}ержащее шесть блоков элементов И, два блока сравнени , дешифратор, , триггер отсутстви сбоев, первый элемент И, элемент ИЛИ, первый вход . которого соединен с инверснытл ВЕКОдом первого блока сравнени , а выход вл етс выходом наличи сбо устройства , и счетчик сбоев, ВЕЛХОД которого вл етс выходом отказа устройства , причем пр мой выход первого блока сравнени соединен с первым входом первого элемента И, а первый и второй входы - соответственно с выходами первого и второго блоков элементов И, первые входы которых вл ютс соответственно первым и вторым входами кодов результата выполнени команды устройства, второй вход первого блоки элементов И вл етс первым тактовым входом устройства, пергвые входы третьего и четвертого блоков элементов И вл ютс соответственно первым и вторым входами адреса результата выполнени команды устройства, группы выходов п того и шестого блоков элементов И вл ют (С соответственно первой и второй группами выходов кодов результата . выполнени команды, о тличающ е е с тем, что, с целью сокращени аппаратурных затрат, в устройство введены группа триггеров, два элемента И и два элемента задержки, причем второй вход второго блока элементов И подключен к первому тактовому входу устройства и через первый элемент задержки - к второму входу первого элемента И, выход которого соединен с первым входом второго элемента И, выход которого вл етс выходом синхронизации устройства и подключен к первБм входам п того и шестого блоков элементов И, а второй вход соединен с выходом триггера-отсутстви Сбоев, вторые входы п того и шестого ., блоков элементов И соединены с пер- g вым входом кода результата выполненй команды устройства, а группы |Дов - с выходами триггеров группы, iпервые входы которых подключены к j соответствующим выходам дешифратора, :а вторые входы - к входу синхрониза- g ции устройства и входу сброса триггера отсутстви сбоев, входом уста:новки соединенного с выходом третьего элемента И первый вход которого подключен к пр мому вьаходу второго сл ISD сл блока сравнени , инверсный выход I которого соединен с вторым входом , элемента ИЛИ, .выходом соединенного с входом счетчика сбоев, первый и .второй входы второго блока сравнени соединены соответственно с выходами третьего и четвертого блоков элементов И, вторые входы которых соединены с.вторым тактовым входом устройст-j :Ва и через второй элемент задержки вторым входом третьего элемента И, вход дешифратора соединен с выходом Jтретьего блока элементов И.
Description
Изобретение относитс к вычислительной технике и может быть использовано в многомашинных вычислительных системах, к которым предъ вл ютс повышенные требовани к достоверности получаемых результатов. Известна дуплексна система вычислительных машин, содержаща блок сравнени результатов, счетчик сбоев , дл каждой ЦВМ три группы элемен тов И, блок дополнительных регистров и группу элементов ИЛИ, входы которой через элементы И первой группы соединены соответственно с выходом блока основных регистров ЭВМ второй выход которого через элементы И второй группы подсоединен к вхо ду блока дополнительных регистров, выход которого подсоединен через эле 1ленты И третьей группы к входу блока основных регистров Cl. Недостатком этого устройства вл етс наличие больших аппаратных затрат, что приводит к резкому снижению надежности устройства. Наиболее близким к изобретению по технической сущности вл етс уст ройство дл сопр жени двух вычислительных машин, содержащее двенадцать блоков элементовИ, три блока элементов ИЛИ, два дешифратора, два . счетчика сбоев, четыре схемы сравне НИЛ, триггер наличи сбоев, оперативную пам ть, два элемента И-НЕ, элемент ИЛИ и два регистра, причем первый и второй входы устройства через первый и второй блоки элементов И подключены соответственно к. первому и второму входам первого бло ка сравнени , пр мой и инверсные вы ходы которого соединены соответствен но с первым входом элемента ИЛИ и с первыми входами элемента И и триг . гера наличи сбоев, первый и второй адресные входы устройства подключены соответственно через третий и четвертый блоки элементов И к первому и второму входам первого блока элементов ИЛИ, выход которого соединен с первым входом оперативной пам ти, выход которой соединен с первыми вх f&MK п того и шестого блоков элемен тов И, а второй вход - с выходом вт iporo блока элементов ИЛИ, входы кот рого соединены соответственно с вых ( Дами седьмого и восьмого блоков эле ментов И 23. . Недостаток известного устройства .состоит в больших аппаратурных затратах . Целью изобретени вл етс сокра щение аппаратурных затрат. Поставленна цель достигаетс тем, что в устройство, содержащее шесть блоков элементов И, два блока сравнени , дешифратор, триггер отсутс ви сбоев, первый элемент И, элемент ИЛИ, первый вход которого соединен с инверсным выходом первого блока сравнени , а выход вл етс выходом наличи сбо устройства, и счетчик сбоев, выход которого вл етс выходом отказа устройства, причем пр мой выход первого блока сравнени соединен с первым входом первого элемента И, а первый и второй входы - соответственно с выходами первого и второго блоков элементов И, первые входы которых вл ютс соответственно первым и вто-. рым входами кодов результата выполнени команды устройства, второй вход первого блока элементов И вл етс первым тактовым входом устройства , первые входы третьего и четвертого блоков элементов И вл ютс соответственно первым и вторым входами адреса результата выполнени команды устройства, группы выходов п того и шестого блоков элементов И вл ютс соответственно первой и второй группами выходов кодов .результата выполнени команды, введены группа триггеров, два элемента И и два элемента задержки, причем второй вход второго блока элементов И подключен к первому тактовому входу устройства и через первый элемент задержки - к второму вхОдУ первого элемента И, выход которого соединен с первым входом второго элеvEHTa И, выход которого вл етс выходом синхронизации устройства и подключен к первым входам п того и шестого блоков элементов И, а второй вход соединен с выходом триггера отсутстви сбоев, вторые входы п того и шестого блоков элементов И соединены с первым входом кода результата выполнени команды устройства, а группы входов - с выходами триггеров группы, первые входы которых подключены к соответствующим выходам дешифратора , а вторые входы - к входу синхронизации устройства к входу, сброса Триггера отсутстви сбоев,, входом установки соединенного с вьг ходом третьего элемента И, перВЕлй вход которого подключен к пр мому выходу второго блока сравнени , инверсный выход которого соединен с вторым входом элемента ИЛИ, выходом соединенного с-входом счетчика сбоев , первый и второй входы второго блока сравнени соединены соответственно с выходами третьего и четвертого блоков элементов И вторые входы которых соединены с вторым тактовым входом устройства и через второй элемент задержки - с вторим входом третьего элемента И, вход дешифратора соединен с выходом третьего блока элементов И.
На фиг. 1 представлена блок-схема устройства; на фиг. 2 - функциональна схема блоков сравнени .
Устройство содержит (фиг. 1) блоки 1 - 6 элементов И, группы элементов И 7, вход$щие в состав п того и шестого блоков 5 и б элементов И, блоки 8 и 9 сравнени ,.дешифратор 10 элементы И 11 - 13, триггеры 14 групгы , элемент ИЛИ 15, счетчик 16 сбоев , триггер 17 отсутстви сбоев, элементы задержки 18 и 19, входы 20 и 21 и группы выходов 22 к 23 кодов результата выполнени команды, входы 24 и 25 адреса результата выполнени команды, вход 26 синхронизации и тактовые входы 27 и 28 устройства.
На фиг. 1 показаны ЦВМ 29 и 30, включак цие регистры 31 и 32 общего назначени (РОН) , регистры 33 и дополнительные регистры 34 слова соето ни программы, выход 35 синхронизации устройства и блоки 36 и 37 элементов И.
Каждый из блоков 8 и 9 сравнени содержит группы элементов И 38 и 39, группы элементов НЕ 40 и 41, эле- . мент ИЛИ 42 и элемент НЕ 43, первый и второй входы 44 и 45 и пр мой 46 и инверсный 47 выходы.
На фиг. 1 показаны также выход 48 наличи сбо и выход 49 отказа.
Устройство работает следующим образом.
В исходном состо нии триггеры 14 и 17 наход тс в нулевом состо нии, чго достигаетс подачей импульса по. входу 26 перед началом выполнени каждой выполн емой команды. Из двух ЦВМ 29 и 30 в устройство по вхо,Дс1М 24 и 25 поступают адреса регистров 32 и 31, в один из которых после выполнени команды должен зано ситьс результат. По входам 20 и 21 поступают результаты выполнени команды ЦВМ 29 и ЦВМ 30 соответственно (без записи результатов в регистры 32 и 31).
С приходом тактового импульса на вход 28 в блоке 8 начинаетс сравнение кодов адресов. Если во всех.разр дах кода адреса РОН ЦВМ 29 и ЦВМ 3 будут одинаковые значени , то на выходах всех элементов И 38 и 39 групп (фиг. 2) будут нулевые потенциалы , на выходе элемента ИЛИ 42 будет также нулевой потенциал, а на выходе элемента НЕ 43 будет единичный потенциал. Сигнал с выхода 47 через элемент И 13 (на второй вход . элемента И 13 подаетс тактовый нм пульс, задержанный на элементеЗадержки 19)установит триггер 17 в единичное состо ние. Кроме того, значение кода адреса РОН ЦВМ 29 с выходов элементов И блока 3 поступает на входы дешифратора (адреса 10 В соответствии с адресом на одном выходе дешифратора 10 по витс высокий (единичный) потенциал, который установит соответствующий триггер 14 в единичное состо ние. С выхода этого триггера 14 высокий потенциал поступает на входы тех групп 7 элементов И блоков 5 и 6, чфез которые до.пжен записатьс результат выполнени команды в згшанные ре..гистры 32 и 31.
Если хот бы в одном разр де кода адреса РОН значени не одинаковы, то на выходах соответствующих элементов И 38 и 39 будет единичный потенциал . На выходе элемента ИЛИ 42 по витс также единичный потенциал, которые через элемент ИЛИ 15 по.ступит на вход счетчика 16 и выход 48 устройства и будет свидетельствовать о наличии сбо . Сигнал сбо с выхода 48 поступает в блоки (не показаны обработки прерываний обеих , после чего в них начинает реализовыватьс микропрограмма повторени сбившейс команды.
После выполнени команды и по влени тактового импульса на входе 27 в блок 8 через бЛоки 1 и 2 поступают значени кодов результатов выполнени команды. В блоке 8 происходит сравнение результатов аналогично сравнению кодов адресов РОН в блоке 9. Если коды результатов равны, то на выходе элемента И 11 будет единичный потенциал, который поступает на вход элемента И 12, на другой вход которого поступает единичный потенциал с выхода триггера 17. С Btjхода элемента И 12 единичный потенциал поступает на входы групп элементов И 7 , через которые код результата выполнени команды ЦВМ 29 с входа 20 записываетс в соответствующую пару регистров 3 2 и 31, выбранные единичным потенциалом с выхода триггера 14. Кроме того, высокий потенциал с выхода элемента И 12 поступает на входы блоков 36 и 37 и разрешает запись значений регистров 33, слова состо ни программы ЦВМ 29 и ЦВМ 30 в дополнительные регистры 34 дл хранени в них до получени очередного сигнала о выполнении команды евыхода элемента И 12.
Если хот бы в одном разр де кода результатов выполнени команд щ}оизойдет несовпадение, то на выходе 4 6 блока 8 по витс единичный потенциал, который через элемент ИЛИ 15 поступает на выход 48 устройства и поступает далее в блоки обработки прерываний обеих ЦВМ, которые обеспечивают повторение только одной сбившейс команды . Дл этого исходна информаци сохранена: номер команды находитс
d регистрах 34, a опёоаваы - в COOT: ветбтву1ацих регистрах 32 и 3 1.
Переполнение счетчика 16 сбоев {Классифицируетс устрс ством как от
каз вычислительной системы (отказ .йдНой КЗ ЦВМ). В этом случае по сигналу
на выходе 49 наступает прерывание в ре шенйи задачи дл диагностировани .
Таким образом, устройство позвол ет при сбое в одной из ЦВМ системы исключить микрооперацию перезаписи содержимого дополнительнЕлх регистров и сократить аппаратные затраты, благодар чему повышае гс надежность устройства и всей системы в целом .
р :г п ffflr™ J LL . .:.,) ,- 1 Ф1Я.1 ТТЛ П1 :
г
ЁН
Claims (1)
- УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХМАШИННОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ, содержащее шесть блоков элементов И, два блока сравнения, дешифратор, . триггер отсутствия сбоев, первый элемент И, элемент ИЛИ, первый вход которого соединен с инверсным выхо- * дом первого блока сравнения, а выход является выходом наличия сбоя устройства, и счетчик сбоев, выход которо-.дов - с выходами триггеров группы, го является выходом отказа устройства, причем прямой выход первого блока сравнения соединен с первым входом первого элемента И, а первый и второй входы - соответственно с выходами первого и второго блоков элементов И, первые входы которых являются соответственно первым и вторым входами кодов результата выполнения команды устройства, второй вход первого блокё элементов И является первым тактовым входом устройства, первые входы третьего и четвертого блоков элементов И являются соответственно первым и вторым входами адреса результата выполнения команды устройства, группы выходов пятого и шестого блоков элементов И являются соответственно первой и второй 'группами выходов кодов результата .выполнения команды, отличаю(21) (22) (46) (72) (53) (56) щ е е с. я тем, что, с целью сокращения аппаратурных затрат, в устройство введены группа триггеров, два элемента И и два элемента задержки, причем второй вход второго блока элементов И подключен к первому тактовому ;входу устройства и через первый элемент задержки - к второму входу первого элемента И, выход которого соединен с первым входом второго элемента И, выход которого является выходом синхронизации устройства и подключен к первым входам пятого и шестого блоков элементов И, а второй вход соединен с выходом триггера·отсутствия сбоев, вторые входы пятого и шестог блоков элементов И соединены с первым входом кода результата выполнения команды устройства, а группы вх 'первые входы которых подключены к /соответствующим выходам дешифратора ;а вторые входы - к входу синхрониза ции устройства и входу сброса триггера отсутствия сбоев, входом установки соединенного с выходом третьего элемента И, первый вход которого подключен к прямому выходу второго ! блока сравнения, инверсный выход I которого соединен с вторым входом ,элемента ИЛИ, .выходом соединенного с входом счетчика сбоев, первый и ₽· .Второй входы второго блока сравнени! соединены соответственно с выходами третьего и четвертого блоков элементов И, вторые входы которых соединены с.вторым тактовым входом устройст-J ва и через второй элемент задержки с вторым входом третьего элемента И, ;вход дешифратора соединен с выходом ;третьего блока элементов И.- SU „.,1075250Р . Р * I Ί Г- К выблок сбо-
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823525791A SU1075250A1 (ru) | 1982-12-10 | 1982-12-10 | Устройство дл сопр жени двухмашинной вычислительной системы |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823525791A SU1075250A1 (ru) | 1982-12-10 | 1982-12-10 | Устройство дл сопр жени двухмашинной вычислительной системы |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1075250A1 true SU1075250A1 (ru) | 1984-02-23 |
Family
ID=21040478
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU823525791A SU1075250A1 (ru) | 1982-12-10 | 1982-12-10 | Устройство дл сопр жени двухмашинной вычислительной системы |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1075250A1 (ru) |
-
1982
- 1982-12-10 SU SU823525791A patent/SU1075250A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельство СССР 752343, кл. G, 06 F 11/00, 1977. 2. Авторское свидетельство СССР по за вке 3345003/18-24, кл. G 06 F 3/04, 1981 (прототип) , * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0281216A (ja) | データ処理システム | |
SU1075250A1 (ru) | Устройство дл сопр жени двухмашинной вычислительной системы | |
SU935958A1 (ru) | Микропрограммное устройство управлени | |
RU1784981C (ru) | Устройство дл контрол последовательности прохождени сигналов | |
SU1494005A1 (ru) | Многопроцессорна система | |
RU2029365C1 (ru) | Трехканальная асинхронная система | |
SU1501065A1 (ru) | Устройство дл контрол хода программ | |
RU2011216C1 (ru) | Устройство для контроля управляющей вычислительной машины | |
RU2079165C1 (ru) | Устройство для отсчета времени | |
SU1520530A1 (ru) | Устройство дл сопр жени ЭВМ с каналом св зи | |
RU1833877C (ru) | Резервированное устройство | |
SU1264206A1 (ru) | Устройство коммутации дл систем многоканального контрол и управлени | |
SU1374235A1 (ru) | Устройство дл резервировани и восстановлени микропроцессорной системы | |
SU1476465A1 (ru) | Микропрограммное устройство управлени | |
SU1365082A1 (ru) | Микропрограммное устройство управлени с контролем | |
RU2022342C1 (ru) | Устройство для реконфигурации многомашинного вычислительного комплекса | |
SU1288707A2 (ru) | Устройство дл обмена данными между группой каналов ввода-вывода и оперативной пам тью | |
SU959086A1 (ru) | Устройство дл диагностики двухмашинного вычислительного комплекса | |
SU598080A1 (ru) | Устройство дл контрол выполнени последовательности микрокоманд | |
SU1737455A2 (ru) | Устройство дл контрол хода программ | |
SU1267415A1 (ru) | Микропрограммное устройство управлени | |
SU1068937A1 (ru) | Устройство микропрограммного управлени | |
SU1156083A1 (ru) | Устройство дл сопр жени | |
SU1365091A1 (ru) | Микропрограммный процессор | |
SU1481854A1 (ru) | Динамическое запоминающее устройство |