SU1488809A1 - Устройство для имитации сбоев * и неисправностей цифровой вычислительной машины - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано для проверки и отладки программно-аппаратных средств контроля, диагностики и восстановления работоспособности цифровых вычислитель-

3

1488809

4

ных устройств для имитации различных видов сбоев и неисправностей в заданные моменты времени в процессе их работы. Цель изобретения - расширение функциональных возможностей устройства за счет формирования сигналов имитации сбоев в заданной временной поспедовательности, в том числе и после повторения произвольного числа циклов' при выполнении циклических программ. Устройство содержит первый 1 и второй 2 регистры адреса, регистр 3 тактов, схему 4 сравнения адреса, схему 5 сравнения тактов, элемент ИЛИ 6,

первый 7 и второй 8, третий 9, четвертый.10, пятый 11 и шестой 12 элементы И, счетчик 13 циклов, счетчик 14 тактов, счетчик 15, коммутатор, блок памяти 17, первый 18 и второй 19 триггеры, элемент НЕ 20 и переключатель 21. Изобретение позволяет расширить функциональные возможности устройства за счет формирования сигналов имитации сбоев, в заданной временной последовательности и после повторения произвольного числа циклов при выполнении циклических программ. 2 ил.

Изобретение, относится к вычислительной технике и может быть использовано для проверки и отладки программно-аппаратных средств контроля, диагностики и восстановления работоспособности цифровых вычислительных устройств для имитации различных видов сбоев и неисправностей в заданные моменты времени в процессе их ра-. боты.

Цель изобретения - расширение функциональных возможностей устройства путем обеспечения возможности формирования сигналов имитации сбоев в заданной временной последовательности, в том числе и после повторения произвольного числа циклов при выполнении циклических программ.

На фиг.1 приведена функциональная схема устройства для имитации сбоев и неисправностей ЦВМ; на фиг.2 блок памяти, вариант.

Устройство (фиг.1) содержит первый 1 и второй 2 регистры адреса, регистр 3 тактов, схему 4 сравнения адреса, схему 5 сравнения тактов, элемент ИЛИ 6, первый 7, второй 8, третий 9, четвертый 10, пятый 11 и шестой 12 элементы И, счетчик 13 циклов, счетчик 14 тактов, счетчик 15, коммутатор 16, блок 17 регистровой памяти, первый и второй триггеры 18 и 19, элемент НЕ 20, переключатель 21, адресный вход 22 устройства, стробирующий вход 23 устройства, вход 24 кода количества циклов устройства, вход

25 режима имитации устройства, вход

26 начальной установки, вход 27 адреса микрокоманды устройства, вход 28 сопровождения адреса микрокоман20

25

30

35

40

45

50

55

ды, вход 29 режима работы, тактовый вход 30 устройства и информационный выход 31 устройства.

Блок 17 регистровой памяти (фиг.2) содержит вход 32 управления записью, вход 33 блокировки, первую 34 и вторую 35 группы выходов, элементы И 36, коммутатор 37, регистры 38_т 38_Ν, входы записи 39, начальной загрузки 40 и информационный 41.

Устройство работает следующим образом.

Предварительно на вход устройства подается логическая ’Ί", на вход 25 устройства подается сигнал обнуления, устанавливающий в нулевое состояние первый 18, и второй 19 триггеры и счетчик 15. При этом единичный сигнал с инверсного выхода триггера 18 устанавливает в нулевое состояние счетчик 14 тактов, а нулевой сигнал с прямого выхода триггера 18 поступает на второй вход элемента И 7, на третий вход которого поступает единичный сигнал с инверсного выхода второго триггера 19.

Б счетчик 13 циклов заносится код, определяющий количество циклов, после которого должен сформироваться сигнал сбоя в случае работы с циклическими программами. Вход записи счетчика не показан. В блок памяти записывается последовательность адресов, по которым должны формироваться сигналы сбоев.

Блок 17 регистровой памяти работает следующим образом.

Предварительно на вход 40 начальной загрузки подается сигнал логической "1", по которому сигналы записи

1488809

с входа 39 записи поступают через первый вход коммутатора 37 на вход записи регистров 38,-38^. На информационный вход 41 последовательно подается N слов информации., которые будут записаны во всех регистрах после подачи на вход 39 Ν-го числа импульсов записи.

Для дальнейшей работы на вход 40 подается сигнал логического "0". В этом случае при наличии разрешающего устройства на входе 33 блокировки импульсы с входа 32 управления через элемент И 36 попадают с первого входа коммутатора 37 на выход и, следовательно, на вход записи каждого регистра 38 ,-38^, т.е. происходит сдвиг информации из каждого (Ν-Ι)-γο регистра в Ν-й. Сдвиг производится по переднему фронту импульса. После записи информации в блок 17 информация из регистра 38 заносится по группам входов 34 и 35 соответственно в регистр 2 адреса и регистр 3 тактов. На фиг.1 входы начальной загрузки регистров 2 и 3 выводы 39-41 не показ аны,

Дальнейшая работа устройства происходит в одном из трех режимов: режим имитации однократных сбоев при работе с тактовыми импульсами; режим имитации однократных сбоев при работе с адресами микрокоманд; режим имитации повторяющихся сбоев при работе с тактовыми импульсами.

Рассмотрим работу устройства в режиме имитации однократных сбоев с задержкой, определяемой числом тактовых импульсов. В данном режиме на входы 25 и 29 устройства подан уровень логической "1", На первом регистре 1 адреса фиксируются текущие адреса команд программ, выполняемых ЦВМ, при совпадении одного из которых с адресом, заданным во втором регистре 2 адреса, срабатывает схема 4, выходной сигнал которой через элемент ИЛИ 6 (на входе 23 в это время сигнал нулевого уровня) поступает на первый информационный вход коммутатора 16. Последний работает следующим образом: если в разряде управления коммутатором в регистре 2 адреса записана логическая "1", то этот уровень передается на управляющий вход коммутатора 16 и осуществляется передача информации с второго входа на выход, если разряд управления установлен в "0", то передача информации на выход коммутатора 16 осуществляется с первого входа,

В данном случае на управляющий вход коммутатора 16 подан уровень логического "0", сигнал с выхода элемента ИЛИ 6 попадает на выход коммутатора 16, устанавливает триггер 18 в единичное состояние и по переднему фронту производит сдвиг информации в блоке 17. Запись в регистры 2 адреса и 3 тактов при этом не происходит, так как она осуществляется по заднему фронту.

С входа 30 устройства через элемент И 12 подаются тактовые импульсы на счетный.вход счетчика 14 тактов. Единичный уровень на входе 29 запрещает через элемент НЕ 20 прохождение импульсов сопровождения адреса микрокоманды с входа 28 на выход элемента И 11, не разрешая тем самым запись информации в счетчик 14 так-тов. .

После установки триггера 18 в единичное состояние логическая ”1” поступает на второй вход элемента И 7. Сигнал обнуления, поступающий на счетчик 14 тактов с инверсного выхода триггера 18,.снимается, устанавливается в "0", и счетчик начинает ' подсчет импульсов, поступающих с тактового входа 30 устройства. При совпадении кода, подсчитанного на счетчике тактов 14, с кодом задержки, заданным на регистре 3, сбрасывается схема 5 сравнения тактов, выходной сигнал с которой, пройдя через элемент И 7, устанавливает второй триггер 19 в единичное состояние. При этом на инверсном выходе триггера 19 появляется сигнал логического "0", который, попадая на третий вход элемента И 7, запрещает дальнейшее прохождение сигналов через него. Единичный сигнал с прямого выхода триггера 19 поступает на выход 31 устройства, что соответствует началу появления сигнала ошибки. Этот сигнал поступает на первый вход элемента И 8 и разрешает прохождение импульсов с тактового входа 30 устройства на счетный вход счетчика 15. Счетчик 15 и переключатель 21 определяют вид вырабатываемого сигнала ошибки, соответствующего имитации неисправности или сбоя. Положение I подвижного контакта переключателя 21(

7

1488809

8

определяет длительность сбоя. Через ; определенное время после начала счета единичный сигнал на выходе счетчика сбрасывает в "0" триггер 19, который имитирует окончание сбоя.

Единичный сигнал с выхода счетчика 15 через открытый по первому входу элемент И 10 поступает на вход обнуления первого триггера 18, нулевой сигнал с прямого выхода которого запрещает прохождение сигналов через элемент И 7, а сигнал с инверсного 'выхода обнуляет счетчик тактов 14. Система возвращается в исходное состояние и следующий сбой может'имитироваться только при повторном появлении сигналов на входе устройства.

При приходе следующего адреса на вход 22 устройства на выходе равенства схемы 4 устанавливается сигнал логического "0", который, пройдя через элемент ИЛИ 6 и коммутатор 16, производит запись в регистры адреса 2 и тактов 3 информации из Ν-го регистра блока 17. Таким образом, система готова к формированию следующего сигнала ошибки.

В случае формирования сигнала сбоя при выполнении циклических программ вместе с адресом команды, которая входит в повторяющуюся часть программы и по которой формируется сигнал сбоя, в регистр 2 адреса заносится логическая ”1” в разряд управления коммутатором. Логическая ”1" на управляющем входе коммутатора 16 блокирует прохождение информации из первого входа -и разрешает пе- . редачу информации из второго входа, т.е. с выхода переноса счетчика циклов 13 на выход коммутатора 16.

При совпадении текущего адреса, загружаемого в регистр 1 адреса, с содержимым регистра 2 адреса на выходе равенства схемы 4 образуется . сигнал логической "1", который через элемент ИЛИ 6 и элемент И 9, на первом'входе которого в это время находится уровень логической "1”, попадает на счетный вход счетчика 13 циклов, уменьшая его содержимое на единицу, так как счетчик работает в режиме вычитания. Когда число циклов программы станет равным числу, занесенному в счетчик 13, на выходе счетчика образуется сигнал переноса, который попадает на выход

коммутатора 16 и вызывает сдвиг информации в блоке 17.

С приходом следующего'адреса в регистры 2 и 3 адреса заносится новая информация,'формирование сигнала сбоя возможно только при появлении сигналов на входе устройства, соответствующих новому содержимому регистров 2 и 3 адреса.

Для организации режима имитации однократных сбоев при работе с микрокомандами на вход 29 подается уровень логического "0", который блокирует прохождение тактовых импульсов с входа 30 устройства через элемент И 12.

На информационный вход счетчика 14 тактов поступает текущее значение ^адреса микрокоманд. Сигнал сопровождения адреса микрокоманды поступает через элемент И 11 на вход записи · счётчика 14 тактов, фиксируя текущее значение адреса микрокоманд на счетчике 14. При совпадении текущего адреса микрокоманды с содержимым регистра 3 тактов на выходе схемы 5 появляется сигнал логической "1". В остальном работа устройства аналогична описанному.

Для организации режима имитации повторяющихся сбоев на вход 25 устройства подан уровень логического "0". В этом случае сигнал обнуления с выхода счетчика 15 на триггер 18 ' не поступает. Информация в регистре ,3 тактов не меняется, так как сдвига информации в блоке 17 не происходит, он блокирован сигналом на входе 33. Счетчик 14 тактов продолжает работу до переполнения, обнуляется и при повторном совпадении подсчитанного 1кода с заданным в регистре 3 на выходе схемы 5 снова появляется единичный сигнал, который формирует на выходе сигнал ошибки. Период следования сигналов ошибки повторяющихся !сбоев определяется разрядность счетчика 14 и равен 2^й Т, где Т - период следования импульсов на входе 30 устройства, η - число разрядов.

Для имитации постоянной неисправности подвижный контакт переключателя 21 устанавливается в нейтральное положение. В этом случае сигнал обнуления на второй триггер 19 не поступает,^ на выходе 31 устройства сохраняется постоянный сигнал ошибки неограниченной длительности. В

9

1488809

1 0

случае, когда необходимо привязать момент формирования сигнала ошибки к появлению единичного сигнала в любой из доступных для подключения цепей ЦВМ·используется вход 23 устройства. При этом регистры 1 и 2 адреса и схема 4 сравнения адреса не работают. В остальном работа устройства аналогична описанному.

Claims (1)

1. Формула изобретения Устройство для имитации сбоев и неисправностей цифровой вычислительной машины, содержащее первый и второй регистры адреса, схему сравнения адреса, счетчик тактов, регистр тактов, схему сравнения тактов, элемент

   ИЛИ, первый и второй триггеры, первый -и второй элементы И, счетчик, переключатель, причем информационный вход первого регистра адреса соединен с входом адреса устройства для подключения к адресному выходу цифровой вычислительной машины, выход первого регистра адреса соединен с первым информационным входом схемы сравнения адреса, второй информационный вход которой соединен с выпуском старших разрядов второго регистра адреса, выход схемы сравнения адреса соединен с первым входом элемента ИЛИ, второй вход которого соединен с стробирующим .· входом устройства, выходы регистра и счетчика тактов соединены соответственно с первым и вторым информационными входами схемы сравнения тактов, выход которой соединен с первым входом первого элемента И, второй вход которого соединен с прямым выходом первого триггера, инверсный выход которого соединен с входом сброса счетчика тактов, третий вход первого элемента И соединен с инверсным выходом второго триггера, 8-вход которого соединен с выходом первого элемента И, К.—вход второго триггера, вход сброса счетчика и подвижный контакт переключателя подключены к входу начальной установки устройства, прямой выход второго триггера является информационным выходом устройства и соединен с первым входом второго элемента И, второй вход и выход которого соединены соответственно с тактовым входом устройства и счетным входом счетчика, выходы разрядов которого подключены к группе неподвижных контактов переключателя, отличающееся тем, что, с целью расширения функциональных возможностей путем обеспечения возможности формирования сигналов имитации сбоев в заданной временной последовательности, в том числе и после повторения произвольного числа циклов при выполнении циклических программ, устройство содержит с третьего по шестой элементы И; элемент НЕ, счетчик циклов, коммутатор, блок регистровой памяти, первая и вторая группы выходов которого соединены соответственно с информационными входами регистра тактов и второго регистра адреса, выход младшего разряда которого соединен с первым входом третьего элемента И и с управляющим входом коммутатора, выход которого соединен с входами записи регистра тактов и второго регистра адреса, 3-входом первого триггера .и входом управления записью блока регистровой памяти, вход блокировки которого соединен с входом режима имитации сбоя устройства, выход элемента ИЛИ соединен с первым информационным входом коммутатора' и вторым входом третьего элемента И, выход которого соединен со счетным входом счетчика циклов, выход переноса которого соединен с вторым информационным входом коммутатора, информационный вход счетчика циклов является входом кода количества циклов устройства, первый и второй входы четвертого элемента И соедине'ны соответственно с входом режима имитации сбоя' и входом начальной установки устройства, выход четвертого элемента И соединен с К-входом первого триггера, первый и второй входы пятого элемента И соединены соответственно с входом сопровождения адреса микрокоманды устройства и через элемент НЕ - с входом режима работы устройства, первый и второй входа шестого элемента И соединены соответственно с входом режима работы и тактовым входом устройства, выходы пятого и шестого элементов И соединены соответственно с входом записи и счетным входом счетчика тактов, информационный вход которого соединен с входом адреса микрокоманды устройства.

   1488809

   Фиг. 2