JPH08272585A

JPH08272585A - データを処理するためのシステムおよび方法

Info

Publication number: JPH08272585A
Application number: JP7293092A
Authority: JP
Inventors: David C Baker; シー．ベイカーデビッド; Michael D Asal; ディー．アサルマイクル
Original assignee: Brooktree Corp
Current assignee: Mindspeed Technologies LLC
Priority date: 1994-11-10
Filing date: 1995-11-10
Publication date: 1996-10-18
Also published as: US5715437A; EP0712073A3; EP0712073A2; EP0712073B1; DE69522900T2; CA2162618A1; DE69522900D1

Abstract

(57)【要約】【課題】コマンド処理の際に、ソフトウェアによって
生じる遅延を最小にすること。【解決手段】ディスプレイメモリにはチップ上のメモ
リ内に記憶できないコマンドのオーバーフロー分を受け
るための補助メモリ部分が設けられる。コマンドは各コ
マンドの後でソフトウェアからのポーリングを行うこと
なく、デバイスドライバソフトウェアからハードウェア
まで定常状態、好ましくはパケット状態で連続して通過
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中央処理ユニット
からのコマンドに従ってデータを処理するためのシステ
ムおよび方法に関する。より詳細には、本発明はコマン
ド処理の際にソフトウェアによって生じる遅延を最小に
し、かかるコマンドに従ってデータが処理されるレート
を大きくするためのシステムおよび方法に関する。

【０００２】

【従来技術】パソコンを含む環境内でグラフィック情報
を処理するため、現在使用されているアーキテクチャ
は、一般にソフトウェアの３つのレイヤーから成り、そ
のうちの最後のレイヤーは画像ラスター化ハードウェア
と通信を行う。これらソフトウェアの３つのレイヤーは
それぞれ（１）アプリケーションソフトウェア、（２）
グラフィックデバイスインターフェース（ＧＤＩ）ソフ
トウェアおよび（３）デバイスドライバ（ＤＤ）ソフト
ウェアと表示できる。図１に、これらソフトウェアの３
つのレイヤーが略図で示されている。

【０００３】アプリケーションソフトウェアは特定の作
業を達成するように書き込まれる。このアプリケーショ
ンソフトウェアの出力は画像とすることができる。例え
ばアプリケーションソフトウェアは三角形を画定するよ
うに３つの頂点を発生できる。ＣＰＵは同時に数個の異
なるアプリケーションを処理できる。例えば１つのアプ
リケーションが１つの三角形の頂点を出力でき、一方、
他のアプリケーションが四角形の頂点を出力し、いずれ
の頂点もビデオモニターの異なるディスプレイウィンド
ー内に同時にディスプレイすべきものである。これら異
なるディスプレイウィンドーはスクリーン上で分離して
もよいし、重ねてもよい。

【０００４】アプリケーションソフトウェアはポリゴン
（多角形）のドローイング（描画）およびカラーフィリ
ングのようなオペレーションのためのグラフィックデバ
イスインターフェースソフトウェアに対し標準的な入力
信号を与えるように書き込まれる。このようなオペレー
ションはポリゴンフィルと称される。グラフィックデバ
イスインターフェース（ＧＤＩ）ソフトウェアは上記の
三角形および四角形のような異なるソフトウェアアプリ
ケーションにより異なるウィンドー内に同時に発生され
た画像間の重なりを表示的に管理するものである。例え
ばグラフィックデバイスインターフェースソフトウェア
は三角形または四角形の一部が別のウィンドーによって
重なり合っている際に、かかる部分をクリップ（ｃｌｉ
ｐ）できる。ＧＤＩソフトウェアはこのクリップされた
ポリゴンを次のレベルのソフトウェア、すなわちデバイ
スドライバに送る。

【０００５】デバイスドライバソフトウェア（第３ソフ
トウェアレイヤー）は、クリップされたポリゴンに対し
て数種のオペレーションを実行する。例えば先のパラグ
ラフの例では、デバイスドライバソフトウェアは三角形
および四角形のクリップされた部分に対してオペレーシ
ョンを実行する。これらオペレーションには、各クリッ
プされたポリゴンを別々の簡略化されたブロックまたは
画像ラインに分解する工程が含まれる。これらブロック
または画像ラインはビデオモニターにディスプレイする
ための画像を記憶するランダムアクセスメモリ（ＲＡ
Ｍ）に書き込むべきものである。例えばデバイスドライ
バソフトウェアは各ポリゴンにおける各水平ラインの開
始点と終了点を表示し、更にラインのカラーも表示す
る。従って、デバイスドライバソフトウェアはかかるラ
インを定義するのに３つのワード（すなわちラインの開
始点、ラインの終了点、かかる開始点と終了点との間の
個々のカラー）を発生する。

【０００６】ラスター（ｒａｓｔｅｒ）化すべきポリゴ
ンは数個のピクセルの幅を有する垂直ラインであるとい
うことができる。デバイスドライバソフトウェアは、各
々が数個のピクセル長さとなっている数本の水平ライン
を描くことにより、これを考慮している。別の例では、
個々のカラーのラインをラスタースキャン内の水平ライ
ンに対して９０度でない所定の角度に傾けることができ
る。これを行うには、各水平ラインを数個のピクセルよ
りも多くしなければならず、このピクセルの特定の数は
水平線に対する角度に応じて決まる。

【０００７】

【発明が解決しようとする課題】上記から理解できるよ
うに、デバイスドライバソフトウェアは比較的複雑とな
り得る。更にソフトウェアの３つのレイヤーは各レイヤ
ーから次のレイヤーへのコマンドの通路内に密にリンク
されている。例えばアプリケーションソフトウェアは、
グラフィックユーザーインターフェースがクリップされ
たポリゴンコマンドの実行を完了することを待っていな
ければならず、グラフィックユーザーインターフェース
ソフトウェアはデバイスドライバソフトウェアがライン
フィルコマンドの実行を完了することを待っていなけれ
ばならない。デバイスドライバソフトウェアがそのコマ
ンドを完了すると、このソフトウェアは次のポリゴンの
ためのコマンドを発生するアプリケーションソフトウェ
アへ移る。

【０００８】好ましくないことに、デバイスドライバソ
フトウェアと画像ラスター化ハードウェアとの間の通信
は３つのレイヤーのソフトウェア間の通信ほど効率的で
はない。このような不効率さは、一部はデバイスドライ
バソフトウェアがハードウェアと通信してデバイスドラ
イバソフトウェアによって指定された最終コマンドの実
行をハードウェアが完了しているかどうかを判断する方
法によって生じている。このような通信方法はポーリン
グと称されている。ＣＰＵのためのデバイスドライバソ
フトウェアからの最終コマンドの実行完了後、平均１０
〜１５のＣＰＵクロックサイクルが必要である。ＣＰＵ
のクロックサイクルが３３ＭＨｚである場合、この時間
は約４５０ｎｓとなり得る。この時間の間、他のグラフ
ィックソフトウェアコマンドはいずれも実行することは
できない。

【０００９】現在使用されているシステムにおけるソフ
トウェアとハードウェアとの間には別の問題が存在して
いる。ローカルバス上のハードウェアとＣＰＵメモリと
の間にはＣＰＵからバスへのデータの転送を中断させる
ためのラインが存在している。このラインはＣＰＵレデ
ィラインと称される。ＣＰＵレディライン上の電圧が低
レベルにされると、ＣＰＵはバス上のどのデバイスへも
コマンドを転送することができなくなる。現在使用され
ているシステムでは、バス上のデバイスが数マイクロ秒
のような所定の時間よりも長く、ＣＰＵレディラインに
対する電圧を下げることは認められていない。ＣＰＵレ
ディラインがこのような時間よりも長く低レベルとなっ
ていると、ＣＰＵがハードディスクデータ転送リクエス
トに正しいサービスを提供することができなくなってし
まうことが、１つの理由である。ハードウェアによる単
一デバイスドライバグラフィックコマンドを実行するに
は、数マイクロ秒よりも長い時間が必要となり得るの
で、ＣＰＵレディラインは、ＣＰＵメモリとハードウェ
アとの間のグラフィックコマンドのフローを高速仲裁す
るには適当でない。

【００１０】ソフトウェアとハードウェアとの間の通信
は比較的遅いが、画像ラスター化ハードウェアにおける
コマンドの実行は比較的速い。例えばハードウェアがラ
ンダムアクセスディスプレイメモリと通信する際、ラン
ダムアクセスメモリに１０個のピクセルのラインを記録
するには、最初のピクセルのためのアドレスのセットの
ために１ランダムＤＲＡＭサイクルと、各追加ピクセル
の記録のために単一の付加的ページモードサイクルが必
要となる。このランダムクロックサイクルはアドレス初
期化のための２クロックサイクルとピクセルデータ書き
込みのための１クロックサイクルを必要とし得る。ハー
ドウェアのクロックの周波数が２５ＭＨｚである場合、
各クロックサイクルは４０ｎｓを必要とし得る。従っ
て、水平ライン内の１０個のピクセルのランダムアクセ
スメモリに記憶するための総転送時間は、約８０＋１０
×４０＝４８０ｎｓとなる。

【００１１】垂直ラインのためのラインフィルは、先の
パラグラフに記載された時間よりもかなり長い時間を必
要とする。かかる場合、ピクセルごとに１２０ｎｓのラ
ンダムサイクル書き込み時間が必要となる。従って、垂
直ライン内の１０個のピクセルを記憶するための総時間
は、約１２００ｎｓ（（８０＋４０）×１０＝１２００
ｎｓ）となり得る。従って、水平か垂直かにかかわら
ず、１０個のピクセルを記録するための平均時間は約８
００ｎｓよりも若干長くなる。

【００１２】１０個のピクセルの水平ラインまたは垂直
ラインを記録するためのハードウェアにおける約８００
ｎｓの平均時間と、約４５０ｎｓのポーリング時間とを
比較すると、ポーリング時間は平均的ラインにおける１
０個のピクセルを記録するのに必要な総時間の半分より
もかなり長くなることが理解できよう。このような遅れ
により、システムのオペレーションが更に遅くなってい
る。

【００１３】コンピュータグラフィック業界は、グラフ
ィック情報をハードウェア内で処理するスピードを改善
するのに毎年何百万ドルも費やしている。従って、ハー
ドウェアにおけるグラフィック処理の処理スピードはか
なり加速されており、コンピュータ業界もソフトウェア
におけるグラフィック情報を処理する時間を短くするこ
とを望んでいる。このことはこれまでの説明から理解で
きよう。コンピュータ業界はソフトウェアによりハード
ウェアのポーリングのための時間を皆無にできないにし
ても、これを短くしたいと特に考えている。この問題
は、何年も存在していることが判っていたが、だれもこ
の問題の解決案を提案できなかった。

【００１４】

【課題を解決するための手段】本発明は、ハードウェア
がコマンドを完了したかどうかを判断するよう、各コマ
ンドの後でソフトウェアによりハードウェアのポーリン
グをするための条件を満足に解消するためのシステムを
提供するものである。更に本発明は、ハードウェアのポ
ーリングを必要とする前に連続して多数のコマンド（コ
マンドのパケット）を伝送できるシステムの集積回路チ
ップを提供するものである。このシステムはコマンドを
処理し、かかるコマンドに従ってディスプレイメモリへ
出力するよう、データ（例えばグラフィック）を処理す
るための限られた容量のチップに設けられたメモリから
成る。

【００１５】本発明のシステムにおけるディスプレイメ
モリには、チップ上のメモリ内に記憶できないコマンド
のオーバーフロー分を受けるための補助メモリ部分が設
けられる。このような構造を提供することにより、コマ
ンドはかかる各コマンドの後でソフトウェアからのポー
リングを行うことなく、デバイスドライバソフトウェア
からハードウェアまで、定常状態、好ましくはパケット
状態で連続して通過する。

【００１６】本発明の一実施例では、中央処理ユニット
（ＣＰＵ）は集積回路チップ上に限られた容量の第１メ
モリ（例えばＦＩＦＯ）にソフトウェアコマンドを導入
している。第２メモリ（オフチップ）の第１部分からの
データ（例えばグラフィック）は、かかるコマンドに従
って処理される。第２メモリの第２部分（例えばＦＩＦ
Ｏ）もＣＰＵから第１メモリを通って正常に送られたコ
マンドを記憶する。

【００１７】第１メモリがフル状態となると、これらコ
マンドはＣＰＵから第２メモリ（このメモリの記憶容量
は第１メモリの記憶容量よりもかなり大きい）の第２部
分を通って、次に第１メモリを通って第１メモリを通過
できる。これらコマンドは第２メモリの第２部分が空状
態となるまでこのような補助通路を連続して流れること
ができる。チップ上の限られた容量の第３メモリは、通
常の動作ではＣＰＵから第１メモリへことができるを送
り、第１メモリがフル状態となった際には、第２メモリ
の第２部分へ送ることができる。

【００１８】ＣＰＵはレディラインがハイレベルの間、
他の周辺機器にコマンドを送ることもできる。レディラ
インが低レベルになると、このレディラインは第３メモ
リがフル状態の間、周辺機器へコマンドが送られるのを
防止する。しかしながらコマンドはレディラインをハイ
レベルとするように第３メモリから第１または第２メモ
リへ通過できる。

【００１９】１つのカウンターが第１メモリおよび第３
メモリ、ならびに第２メモリの第２部分内のコマンド数
を表示するようになっており、ソフトウェアはカウンタ
ー内のコマンド数をソフトウェアで更新するようにカウ
ンターに時々問い合わせを行うようになっている。

【００２０】

【発明の実施の形態】図１は、アプリケーションソフト
ウェアの３つのレイヤーおよびこのソフトウェアに関連
するグラフィックハードウェアの簡略ブロック図であ
る。ソフトウェアの３つのレイヤーは個々のブロック内
に（１）アプリケーション（Ａｐｐｌ）ソフトウェア、
（２）グラフィックデバイスインターフェース（ＧＤ
Ｉ）ソフトウェアおよび（３）デバイスドライバ（Ｄ
Ｄ）ソフトウェアとして表示されている。一方、グラフ
ィックハードウェアはそれぞれ個々のブロックにおい
て、（１）グラフィックユーザーインターフェース（Ｇ
ＵＩ）またはグラフィックアクセレレータおよび（２）
ランダムアクセスメモリ（ＲＡＭ）またはディスプレイ
メモリと表示されている。図１では、ソフトウェアとハ
ードウェアとは、水平ラインとこのラインの上に書き込
まれたソフトウェアなる単語とその上の上向き矢印と、
水平ラインの下方に書き込まれたハードウェアなる単語
とその下の下向き矢印によって区別されている。

【００２１】ビデオモニター上に画像をディスプレイす
べき場合、アプリケーションソフトウェアは画像のアウ
トラインを定める頂点を発生する。例えば１つの三角形
をビデオモニターにディスプレイすべき場合、アプリケ
ーションソフトウェアはこの三角形の境界を定める３つ
の頂点を発生する。同様にして、アプリケーションソフ
トウェアは４つの頂点により四角形を定める。

【００２２】単一ソフトウェアアプリケーションによ
り、１つ以上の画像ウィンドーを同時に発生することが
時々ある。別のケースでは、時間分割法によりＣＰＵ内
で１つ以上のソフトウェアアプリケーションを設けるこ
とができる。各アプリケーションはビデオディスプレイ
上の別個のウィンドー内にグラフィックデータを出力し
得る。例えばアプリケーションソフトウェアにより別の
ウィンドー内に三角形と四角形の各々を設けることがで
きる。当業界では、上記のようなアプリケーションソフ
トウェアは周知となっている。

【００２３】図１におけるグラフィックデバイスインタ
ーフェースは、アプリケーションソフトウェアによって
与えられたポリゴンの頂点に働く。グラフィックデバイ
スインターフェースは画像に対し行うべきウィンドーの
重ね合わせに従ってポリゴンをクリップする。重ね合わ
されたウィンドーによりポリゴンがクリップされると、
グラフィックデバイスインターフェースはそのウィンド
ーと重なったポリゴン部分をカットする。従来技術では
上記のようなグラフィックデバイスインターフェースソ
フトウェアは周知である。

【００２４】図１のデバイスドライバソフトウェアはグ
ラフィックデバイスインターフェースソフトウェアによ
って与えられたクリップされたポリゴンに働く。このデ
バイスドライバソフトウェアはクリップされたポリゴン
をライン（線分）または四角形に分解し、更にこの結果
生じたラインフィルコマンドまたは四角形フィルコマン
ドをグラフィックユーザーインターフェース（ＧＵＩ）
ハードウェアへ伝送する。この段落に説明したようなデ
バイスドライバソフトウェアは周知である。

【００２５】図１は、ブロック内にグラフィックユーザ
ーインターフェース（ＧＵＩ）、更にグラフィックアク
セレレータとしても表示されたハードウェアも示してい
る。ＧＵＩインターフェースは従来技術では一般に知ら
れているが、本発明のシステムに固有のＧＵＩハードウ
ェアは知られていない。図１に示されたＧＵＩハードウ
ェアは本発明のシステムに独自の態様でデバイスドライ
バソフトウェアからのコマンドを処理する。

【００２６】図１に示されたハードウェアはランダムア
クセスメモリ（ＲＡＭ）すなわちディスプレイメモリも
含む。このランダムアクセスメモリすなわちディスプレ
イメモリは、従来技術では周知である。本発明にかかわ
るシステムにおけるランダムアクセスメモリすなわちデ
ィスプレイメモリは、従来技術のランダムアクセスメモ
リすなわちディスプレイメモリと同様に製造できると考
えられるが、このメモリの一部によって行われる使用
は、本発明のシステムに固有のものである。この意味に
おいて、本発明のランダムアクセスメモリすなわちディ
スプレイメモリは従来技術のランダムアクセスメモリま
たはディスプレイメモリとは異なるものである。

【００２７】本発明のシステムはデバイスドライバソフ
トウェアがＧＵＩハードウェアにコマンドを発生し、Ｇ
ＵＩハードウェアがコマンドの処理を完了したかどうか
を判断するため、各コマンドの後でＧＵＩハードウェア
をポーリングする必要がないという点で有利である。こ
のことは、デバイスドライバソフトウェアとＧＵＩハー
ドウェアを指している矢印のあるＧＵＩソフトウェアと
の間のラインで示されている。しかしながら、コマンド
のパケットを送った後にデバイスドライバソフトウェア
はディスプレイメモリのグラフィックコマンド記憶部分
で利用可能なスペースを決定するためにＧＵＩハードウ
ェアをポーリングできる。このポーリングは頻繁には行
われないので、このことはデバイスドライバソフトウェ
アとデバイスドライバソフトウェアを指している矢印の
ついたＧＵＩハードウェアとの間の破線によって示され
る。ＧＵＩハードウェアとディスプレイメモリとの間に
はＧＵＩハードウェアとディスプレイメモリとが互いに
通信することを示すため、異なる方向に向いた矢印のつ
いたラインが配置されている。

【００２８】図２は、各コマンドを実行した後にソフト
ウェアによるポーリングを行うことなく、ソフトウェア
からのコマンドに対するハードウェアのオペレーション
を行うための、本発明を構成するシステムの一実施例
（番号１０で全体を示す）の簡略ブロック図である。こ
のシステム１０は、ホストバス１４を通して通信をする
中央処理ユニット（ＣＰＵ）１２を含む。ホストバス１
４のデータ部分はグラフィックコマンドワードを入れる
よう、３２ビット幅であることが好ましいが、本発明の
範囲から逸脱しない範囲で３２ビットよりも多いかまた
は少ない他の数のビットでもよい。ホストバス１４はＣ
ＰＵ１２更に先端が番号１８で示されるグラフィックユ
ーザーインターフェースへの接続におけるローカルバス
と見なすこともできる。

【００２９】ホストバス１４には、ＣＰＵメインメモリ
１６も接続されている。このＣＰＵメインメモリ１６は
ソフトウェアコマンドを記憶するためのダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）を構成できる。ホス
トバス１４には周辺バス制御装置２０も結合できる。こ
の周辺バス制御装置２０は次に番号２２で示される周辺
インターフェースに接続できる。周辺インターフェース
２２は次に周辺機器２３へ結合される。かかる周辺機器
の一例としてプリンタがある。周辺バス制御装置２０、
周辺インターフェース２２および周辺機器２３は従来技
術では周知である。

【００３０】グラフィックユーザーインターフェース１
８には全体が番号２４で示されたビデオランダムアクセ
スメモリ（ＶＲＡＭ）が接続されている。このメモリ２
４は少なくとも３つの異なる部分を含むことができる。
１つの部分はグラフィックデータをデジタル状に記憶す
るためのフレームバッファーメモリ２６を構成できる。
別の部分は、ビデオ情報をデジタル状に記憶するための
ビデオ入力メモリ２８を構成でき、第３部分はグラフィ
ックコマンドを記憶するためのＧＵＩＦＩＦＯメモリ
３０を構成できる。ＧＵＩＦＩＦＯメモリ３０は、Ｇ
ＵＩインターフェース１８からのコマンドを受信し、所
定の遅延の後に受信した順序でメモリ３０からコマンド
を送る。グラフィックおよびビデオのようなデジタルデ
ータと共に、デジタルメモリ２４内にＧＵＩＦＩＦＯ
メモリ３０が設けられていることは、この発明のユニー
クなことであると考えられる。

【００３１】「グラフィックメモリおよびビデオメモリ
からの情報をディスプレイモニタ上にディスプレイする
ためのシステムおよび方法」を発明の名称とし、ジョナ
サン・Ｉ・サイアン、コンラッド・Ｍ・コンフェイおよ
びジェフリー・Ｌ・イーズレイにより１９９３年２月５
日に出願された米国特許出願第08/014,259号には、メモ
リ２４のような一般メモリに記録されたグラフィックお
よびビデオ情報を処理するためのシステムおよび方法が
開示され、請求されている。この米国特許出願は、本願
出願人に譲渡されている。また、「マルチメディアグラ
フィックシステム」を発明の名称とし、デビッド・Ｃ・
ベイカーおよびジョナサン・Ｉ・サイアンにより１９９
４年３月１６日に出願された米国特許出願第08/214,787
号にもメモリ２４のような一般的メモリに記憶されたグ
ラフィックおよびビデオ情報を処理するためのシステム
および方法が開示され、請求されている。この米国特許
出願は、本願出願人に譲渡されている。本願の開示が不
十分とみなされる場合には、本願の開示を完全にするた
め、上記継続中の米国特許出願を参照されたい。

【００３２】ＣＰＵ１２はシステム１０を作動させるた
めのプログラムソフトウェアおよびデータを記憶する。
この結果生じたＣＰＵ１２からのグラフィックコマンド
はホストバス１４へ送られる。ＣＰＵ１２内の他のコマ
ンドは周辺バス制御装置２０を通して周辺インターフェ
ース２２へ送られる。この周辺インターフェース２２は
ＣＰＵメインメモリ１６からのコマンドに従ってかかる
データに演算を行う。このインターフェースは、例えば
ラインプリンタのような周辺機器２３と通信するための
入出力（Ｉ／Ｏ）バッファを含むことができる。かかる
プリンタはＣＰＵ１２からのコマンドに従ってフレーム
バッファメモリ２６内のグラフィックデータのラスター
を出力するページをプリントできる。

【００３３】ＣＰＵ１２からのコマンドおよびデータは
本発明でユニークと考えられるグラフィックユーザーイ
ンターフェース（ＧＵＩ）１８へ送られる。このグラフ
ィックユーザーインターフェース１８はＧＵＩコマンド
入力メモリ３２およびＧＵＩコマンド出力メモリ３３を
含み、これらメモリはＣＰＵ１２からのコマンドを常に
受け、かかるコマンドに従って（グラフィックを示す）
フレームバッファメモリ２６からのデジタルデータを処
理する。メモリ３２および３３は一端でコマンドを受
け、所定の遅延の後、受信と同じ順序で他端からコマン
ドを送るシフトレジスタを構成する。従ってメモリ３２
および３３は、ＦＩＦＯメモリを構成できる。

【００３４】グラフィックユーザーインターフェース１
８内のメモリ３２および３３の各々は、容量が限られて
いる。通常の作動時には入力メモリ３２はＣＰＵ１２か
らホストバス１４を通してコマンドを受け、これらコマ
ンドをメモリ３３へ送る。次にこの出力メモリはこれら
コマンドをグラフィックユーザーインターフェース（Ｇ
ＵＩ）内の画像ラスター化回路へ送る。この回路はＣＰ
Ｕ１２からのグラフィックコマンドを処理し、かかる処
理の結果としてピクセルデータを出力する。かかるピク
セルデータは画像をデジタル的に表示できる。このデジ
タルデータはアナログデータに変換でき、次にこのアナ
ログデータはビデオモニタ上にディスプレイするための
画像のピクセル強度に変換できる。

【００３５】グラフィックユーザーインターフェース１
８内の出力メモリ３３は、容量が限られているので、フ
ル状態になることが時々ある。このメモリ３３がフル状
態になると、グラフィックユーザーインターフェース１
８は入力メモリ３２からのコマンドがビデオランダムア
クセスメモリ（ＶＲＡＭ）２４内のＧＵＩＦＩＦＯメ
モリ３０を通過し、次に出力メモリ３３を通過できるよ
うに作動する。従って、ＧＵＩＦＩＦＯメモリ３０は
メモリ３３のオーバーフローを生じさせるようなコマン
ドを受けるための補助メモリとして機能する。

【００３６】ＧＵＩＦＩＦＯメモリ３０がメモリ３３
をオーバーフローし得るようなコマンドを受けると、こ
のメモリはＧＵＩＦＩＦＯメモリ３０内にコマンドが
なくなるまで、この容量で作動し続ける。このようなこ
とが起きると、コマンドは入力メモリ３２から再び直接
に出力メモリ３３へ送られ、次に、メモリ３３からグラ
フィックユーザーインターフェース１８内の画像ラスタ
ー化回路へ送られる。

【００３７】上記のようなグラフィックユーザーインタ
ーフェース１８内のメモリ３２および３３とディスプレ
イメモリ２４内のＧＵＩＦＩＦＯメモリ３１との間を
相互に関連させることにより、図２に示したシステムは
次に詳細に説明する別の状況を除き、各コマンドの後の
グラフィックユーザーインターフェースのポーリングが
不要となっている。このポーリングは従来技術では、従
来のグラフィックユーザーインターフェースが各コマン
ドに従って各頂点におけるデータの処理を完了したかど
うかを判断するため、行われていた。かかるポーリング
を省略することにより、本発明のシステムはデータを処
理できるレートをかなり速くしている。各頂点のポーリ
ングには約４８０ｎｓが必要であり、コマンドの実行に
は複数の頂点があるので、本発明のようにポーリングを
実質的になくしたことにより時間がかなり節約できる。

【００３８】フレームバッファメモリ２６内に記憶され
たグラフィック画像データは、一実施例ではフレームバ
ッファメモリからバス３６を通り、ランダムアクセスメ
モリとデジタル値を対応するアナログ値へ変換するため
のデジタル- アナログコンバータを含むステージへ送ら
れる。これらステージは（ランダムアクセスメモリとデ
ジタル−アナログコンバータの最初のイニシャルをとっ
て）ＲＡＭＤＡＣステージと称されることが多い。この
ＲＡＭＤＡＣステージは当技術分野では周知である。か
かる実施例では、ビデオディスプレイのピクセルクロッ
クと同期してバス３６を通過するようにパケット状に送
られる。

【００３９】図３は図２に示されたブロックと同じブロ
ックを示すが、図２に示された関係とは相互の関係が異
なっている。図３に示されたブロックの構造は、全体が
番号４０で示されており、取引上ＰＣＩバスと称され、
図３では番号４２で表示されたバスと共に使用されるよ
うに設けられている。図３は将来のホストバスと考えら
れるＰＣＩバス４２を含むので、好ましい実施例と考え
られる。このようなアーキテクチャにした１つの理由
は、将来のアプリケーションでは３２ビットを越えるワ
ードでローカルバス４４を作動することが好ましいから
である。例えば、ローカルバス４４はメインメモリのバ
ンド幅を広くするため、１２８ビットのワードで作動で
きる。

【００４０】図３に示された実施例では、ステージは図
２のステージと同じ番号で表示されるが、これらステー
ジには添え字ｂがつけてある点が異なる。例えば、中央
処理ユニット（ＣＰＵ）は１２ｂと表示される。ＣＰＵ
ローカルバス４４にはＣＰＵ１２ｂ、ＣＰＵメインメモ
リ１６ｂおよび周辺バス制御装置２０ｂの入力が接続さ
れている。周辺バス制御装置２０ｂの出力からの周辺バ
ス４２、周辺Ｉ／Ｏインターフェース２２ｂおよびグラ
フィックユーザインターフェース１８の入力には接続が
されている。グラフィックユーザインターフェース１８
ｂの出力およびビデオランダムアクセスメモリ（ＶＲＡ
Ｍ）２４ｂへの入力は、共通バス４６を共用している。
ビデオランダムアクセスメモリ２４ｂからのグラフィッ
クデータは図２に示された実施例におけるグラフィック
データに対して行われるのと同じようにライン３６ｂを
通ってＲＡＭＤＡＣと表示された機器へ送られる。

【００４１】図３に示された閉められたシステムは図２
に示されたシステムとほぼ同じように作動するが、ロー
カルバス４４とグラフィックユーザインターフェース１
８ｂとの間に周辺バス制御２０ｂが配置されている点が
異なる。このようなほぼ共通する機能のために、図３の
システムは図２のシステムと同じように作動するが、各
グラフィックコマンドの後の図１のデバイスドライバソ
フトウェアによるグラフィックユーザインターフェース
１８ｂのポーリング（まれなケースを除く）は行われな
い。

【００４２】図４はラムバスと称される高速ランダムア
クセスメモリバスを備えたシステム内で作動するもので
ある。例えば１９９１年１０月３１日に公開された国際
特許出願PCT/US91/02590はかかるシステムを開示してい
る。図４に示されたシステムは図２および図３に示され
たシステムと同じブロックを有するが、図２および図３
に示された構造とは異なる。図４のこれらブロックは図
２および図３のブロックと同じ番号がつけてあるが、添
え字ｃがついている。

【００４３】図４に示されたシステムは全体が番号５０
で示されている。図４に示された実施例は、ＣＰＵ１２
ｃと高速周辺バス制御装置２０ｃとの間にローカルバス
５２が接続されており、高速バス５４（ＲＡＭＢＵＳと
表示）にはシステム５０および高速周辺バス制御装置２
０ｃ内の他のすべてのステージが接続されている。従っ
て、（ＣＰＵ１２ｃを除く）異なるステージ間の通信の
すべてはこの高速バス５４を通して行われる。

【００４４】通信のほぼすべては高速バス５４を通して
行われるので、通信は図２および図３に示されたシステ
ムよりもより速いレートで行うことができる。更に、図
２ｃではＲＡＭＤＡＣは単一ブロック５６として示され
ており、（アナログピクセルデータを構成する）その出
力はライン３６ｃを通ってビデオモニターに送られるよ
うに示されている。しかしながら、後に理解できるよう
に、図４に示された実施例は図２および図３に示された
実施例とほぼ同じ利点を有する。例えば図４に示された
実施例は次のコマンドに従ってデータを処理する前に、
ハードウェアが各コマンドに従ってデータ処理を完了し
たかどうかを判断するため、ハードウェアをポーリング
するデバイスドライバソフトウェア（稀な例外を除く）
を必要とすることなく、連続するコマンドに従ってグラ
フィックデータを処理する。

【００４５】図２および図３に示された実施例は、ビデ
オランダムアクセスメモリ（ＶＲＡＭ）２４を含む。こ
のビデオランダムアクセスメモリ２４はかなり高速のシ
リアル出力クロック速度で作動し、フレームバッファメ
モリ内の異なる位置から取ったデジタルデータをシフト
するためのシリアル出力レジスタを含むので、所定の利
点を有する。しかしながら、本発明の範囲から逸脱する
ことなく他のタイプのメモリも使用できる。これらメモ
リとしては、図４に示されているような高速ダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）および同期式ダ
イナミックランダムアクセスメモリが含まれる。実際に
は、図７および図８に示され、後に詳細に説明するよう
な実施例は同期式ＤＲＡＭを内蔵する。

【００４６】図５および図６は、図２にも示されている
グラフィックユーザーインターフェースおよびビデオラ
ンダムアクセスメモリまたはディスプレイメモリ２４を
より詳細ではあるがブロックとして略図で示している。
グラフィックユーザーインターフェース（ＧＵＩ）１８
は、図５および図６において四角形６０となるように破
線で示された集積回路チップ上に配置することが好まし
く、ビデオランダムアクセスメモリ２４は別の四角形と
なるように破線で示されており、チップ６０とは離れて
いる。グラフィックユーザーインターフェース１８とビ
デオランダムアクセスメモリ２４との相互の関係は、図
５および図６の上部の水平ライン６０により簡略化して
示されている。この相互の関係は、上向きの矢印に隣接
するライン６２の上のオンチップなる表示によって示さ
れ、更に下向きの矢印に隣接するライン６２の下のオフ
チップなる表示によっても示されている。

【００４７】ホストバスは（図２にも示されている）ロ
ーカルバス１４であり、このローカルバス１４はチップ
６０上のホストバスインターフェースおよびＦＩＦＯ６
２に接続されている。このＦＩＦＯ６２は４ワードのよ
うな限られた容量を有することができる。このＦＩＦＯ
は図２におけるＧＵＩコマンド入力メモリ３０に対応す
る。ＦＩＦＯ６２内の各ワードのビット数はバス１４の
データ幅（３２）に対応できる。ホストバスからＦＩＦ
Ｏ６２への入力データはチップ６０に配置されたホスト
バスインターフェースＦＩＦＯコントローラ６６から延
びるライン６４上のクロック信号によってロードでき
る。この入力クロックの周波数は、例えば図２内のＣＰ
Ｕ１２の周波数に対応する２５ＭＨｚとすることができ
る。

【００４８】ＣＰＵ１２からホストバスインターフェー
スＦＩＦＯコントローラ６６へのホストバスのアドレス
部分６３上には、チップ６０の作動を制御するアドレス
を発生できる。これらアドレスは２４ビットとすること
ができ、このビット数はＣＰＵにより各アドレスで発生
されるビット数である。コントローラ６６からＣＰＵ１
２にはＣＰＵレディライン６５が接続され（この接続は
図５および図６には示されていない）、ホストバスＦＩ
ＦＯ６２がフル状態の時、ＣＰＵによりホストバスを通
して行われるコマンドの伝送を中止させる。

【００４９】コントローラ６６からのライン６８上のク
ロック信号は、ホストバスＦＩＦＯ６２が新しいデータ
をシフトして出力するようにさせる。このクロック信号
の周波数は約５０ＭＨｚのような適当な値とすることが
できる。ホストバスインターフェースおよびＦＩＦＯ６
２は、チップ６０上に配置されたアップ／ダウンカウン
タ７０からバス６９を通って送られるデータも受けるこ
とができる。このバス６９上のデータはオフチップＧＵ
ＩＦＩＦＯメモリ３０、ホストバスおよびインターフ
ェースＦＩＦＯ６２およびオンチップＧＵＩハードウェ
アＦＩＦＯ９８内で利用できる総記憶量を示す。このデ
ータはグラフィックコマンドの伝送を中止することを決
定するよう、デバイスドライバソフトウェアによって使
用できる。

【００５０】ホストバスインターフェースおよびＦＩＦ
Ｏ６２の出力は単極双投構造として略図で示されたスイ
ッチ７２内の移動可能なアームへ送られる。実際には極
数はバスの幅（３２幅）に対応している。このスイッチ
７２はチップ６０上に配置されたステージ７４内に含ま
れるように示されており、バススイッチバイパスバスと
して表示されている。このバススイッチバイパスバス７
４にはスイッチ７２に対応する単極双投スイッチ７６も
含まれる。これらスイッチ７２および７６は、説明のた
め機械式スイッチとして示されているが、これらスイッ
チは集積回路チップ６０上に配置されたトランジスタか
ら形成されるような多極電子スイッチを構成することが
好ましいと解される。

【００５１】スイッチ７２および７６の上部固定接点
（上部接点）は接続ラインによって共通となっている。
スイッチ７２および７６の他の固定接点（下部接点）
は、ディスプレイメモリ２４内のオフチップＧＵＩＦ
ＩＦＯメモリ３０（図２にも示されている）の入力端お
よび出力端にライン７３および７５を通してそれぞれ接
続されている。ＧＵＩＦＩＦＯメモリ３０の入力には
バス７３を通してコマンドが書き込まれ、ＧＵＩＦＩ
ＦＯメモリの出力からはバス７５を通して読み出され
る。これらコマンドは適当な周波数、例えば約２５ＭＨ
ｚでオフチップＧＵＩＦＩＦＯ３０（図２にも示されて
いる）との間で送ることができる。この周波数はＦＩＦ
Ｏ６２からコマンドをクロックアウトできる周波数より
も低い。しかしながら、本発明の範囲から逸脱すること
なくＦＩＦＯ６２の出力周波数以下の周波数でＦＩＦＯ
３０を通してコマンドを送ることができる。

【００５２】図５にはスイッチ７２および７６の作動が
示されており、これらスイッチノ作動はチップ６０上に
配置されたＧＵＩＦＩＦＯコントローラ８２（図６）
からライン８１（バススイッチ制御装置と称される）を
通ってスイッチの可動アームへ送られる入力信号によっ
て制御される。コントローラ８２はホストバスインター
フェースＦＩＦＯコントローラ６６からのライン８４上
の新しい出力と称される入力信号を受け、ＦＩＦＯから
新しいデータリクエストライン８６を通してコントロー
ラ６６に新しいデータを出力することをリクエストす
る。

【００５３】図５内のアップ／ダウンカウンタ７０は、
図６内のＧＵＩＦＩＦＯコントローラ８２へいくつか
の接続点を有する。適当な周波数、例えば約５０ＭＨｚ
のクロック信号がコントローラ８２からライン８８を通
ってカウンタ７０へ送られる。このクロック信号はＵ／
Ｄすなわちアップ／ダウン制御ライン７０の論理レベル
に従ってアップ／ダウンカウンタ７０が１カウントだけ
アップまたはダウンカウントさせる。カウンタ７０の実
際のカウント数はバス９２を通してコントローラ８２に
モニターされている。カウンタ７０はオフチップのＧＵ
ＩＦＩＦＯ３０内のコマンド数を示す。同じカウント
数はオフチップのＦＩＦＯ３０内に残っている利用可能
な記憶スペースを判断するのにも使用できる。この情報
は図５内のライン６０を通してホストバスインターフェ
ース６２に与えられる。

【００５４】ＧＵＩＦＩＦＯコントローラ８２（図
６）とアップ／ダウンカウンタ９６との間も同じような
接続がなされている。アップ／ダウンカウンタ９６はチ
ップ６０に配置されたＧＵＩハードウェアＦＩＦＯ９８
内のコマンド数を表示する。ＧＵＩＦＩＦＯコントロ
ーラ８２とアップ／ダウンカウンタ９６との間の接続の
１つはライン１００を通して行われ、このラインは５０
ＭＨｚのような適当な周波数のクロック信号をコントロ
ーラ８２からカウンタ９６へ送るようになっている。こ
のクロック信号はＵ／Ｄすなわちアップ／ダウン制御ラ
イン１０２の論理レベルに従って、アップ／ダウンカウ
ンタに１カウントだけアップカウントまたはダウンカウ
ントさせる。これら接続のうちの第３接続は、バス１０
４を通して行われ、オンチップＧＵＩハードウェアＦＩ
ＦＯ９８に記憶されたコマンド数をコントローラ８２に
表示する。

【００５５】オンチップＧＵＩハードウェアＦＩＦＯ９
８は限られた数のコマンドを記憶する。例えば、このＦ
ＩＦＯ９８は８コマンドの容量を有することができる。
８はＢＬＩＴコマンド内のワード数を構成するので、好
ましい数である。ＢＬＩＴは一般に図１のグラフィック
デバイスインターフェースソフトウェアによって発生さ
れる２つの重ねられた四角形のコーナーを定義する。Ｆ
ＩＦＯ９８はバス１０６を通してスイッチ７６（図６）
の可動アーム上のコマンドを受ける。ＦＩＦＯ９８はこ
れらコマンドをバス１０８を通し、チップ６０上のオン
チップグラフィックエンジン１１０（図６）へ送る。こ
れらコマンドは適当な周波数、例えば約５０ＭＨｚでバ
ス１０８を通過できる。

【００５６】図６に示されたオンチップグラフィックエ
ンジン１１０はグラフィックコマンドをラスター化し、
ピクセルデータをバス１１２を通し、図２に示されたフ
レームバッファメモリ２６へ与える。このピクセルデー
タはフレームバッファメモリ２６へ書き込まれる。フレ
ームバッファメモリ２６からのビデオ出力データは図２
にも示されているバス３６へ送られる。この出力は適当
な周波数、例えば約６６ＭＨｚでシリアルに与えること
ができる。６６ＭＨｚもの高い周波数でワイドバスシリ
アル出力をするのに多数のＶＲＡＭチップを使用でき
る。

【００５７】オンチップグラフィックエンジン１１０は
チップ６０上に配置されたＲＡＭコントローラ１１４に
対しライン１１８を通してアドレスも与えるようになっ
ている。このＲＡＭコントローラ１１４はフレームバッ
ファ２６内での読み出しおよび書き込み操作のためのア
ドレスを制御する信号をライン１１６上に発生する。こ
のＲＡＭコントローラ１１４はＧＵＩＦＩＦＯコント
ローラ８２からバス１１９を通過する同様なアドレス制
御信号に対する仲裁も行う。

【００５８】図２内のＣＰＵ１２からのコマンドはホス
トバス１４を通過してホストバスインターフェースおよ
びＦＩＦＯ６２に到着する。図５および図６に示された
システムが正常に作動している間、コマンドはコマンド
入力ＦＩＦＯ６２およびスイッチ７２および７６（これ
らスイッチの可動アームが上部位置にある場合）、およ
びバス１０６を通ってコマンド出力ＦＩＦＯ９８（図
６）に至る。これを通過するコマンドが一定時間遅延し
た後、出力ＦＩＦＯ９８はこれらコマンドをバス１０８
を通してオンチップグラフィックエンジン１１０へ送
る。これらコマンドはフレームバッファ２６へ出力する
よう、グラフィックデータをラスター化する際にグラフ
ィックエンジン１１０の作動を制御する。

【００５９】この結果生じたピクセルデータはフレーム
バッファにビデオ画像を記憶するためのフレームバッフ
ァ２６へ送られる。フレームバッファへのピクセルデー
タの書き込みはグラフィックエンジン１１０からメモリ
アドレスバス１１８を通してＲＡＭコントローラ１１４
へ送られるアドレスによって制御される。このＲＡＭコ
ントローラ１１４はグラフィックエンジン１１８からの
ピクセルデータをフレームバッファ２６内の画像位置へ
書き込み仲裁をし、ＧＵＩＦＩＦＯコントローラ８２
によって与えられたアドレスに従い、オフチップＧＵＩ
ＦＩＦＯメモリ３０内にコマンドＦＩＦＯ情報を書き
込む。

【００６０】カウンタ９６は各時間においてＦＩＦＯ９
８内のコマンド数を表示し、この表示をバス９２に与え
る。ＧＵＩハードウェアＦＩＦＯ９８がフル状態となる
ことは時々ある。かかる状況下では、入力ＦＩＦＯ６２
（図５）からの次のコマンドは出力ＦＩＦＯ９８内に進
むことはできない。このような状況が生じると、ＧＵＩ
ＦＩＦＯコントローラ８２（図６）はライン８１を通
してスイッチ９２および９６（図５））へ信号を送り、
スイッチの可動アームが上部固定接点との係合状態から
下部の固定接点へ移動するようにトリガーする。これに
より、コマンドは入力ＦＩＦＯ６２からスイッチ７２を
通ってディスプレイメモリ２４内のオフチップＧＵＩ
ＦＩＦＯメモリ３０へ送られる。これらコマンドは上記
のようにグラフィックデータ内のデータの処理を制御す
るものである。

【００６１】オフチップＧＵＩＦＩＦＯメモリ３０の
記憶容量は、ユーザーの要求すなわちニーズに従って調
節自在にできる。例えばメモリ３０は約５１２ワード〜
６４０００ワードの間の調節可能なレンジ内で多数のワ
ードを記憶できる。ＦＩＦＯ３０に対するワード数を選
択するに当たり、ユーザーはエクイティ（ｅｑｕｉｔ
ｙ）をバランスさせなければならない。ユーザーがＦＩ
ＦＯ３０に対する記憶容量を比較的小さくする場合、ユ
ーザーはグラフィックフレームバッファメモリ２６およ
びビデオ入力メモリ２８の記憶容量を最大にする。この
双方のメモリは図２に示された総ＶＲＡＭ記憶容量を共
用している。しかしながらユーザーはＦＩＦＯ３０がす
ぐにフル状態となる可能性を大きくしている。ＦＩＦＯ
６２からの追加コマンドを記憶する場所はなくなるの
で、このことは好ましいことではない。他方、ユーザー
がＦＩＦＯ３０の記憶容量を増せば、ＦＩＦＯはすぐに
はフル状態とはならないが、バッファメモリ２６および
ビデオ入力メモリ２８のために利用可能なスペースは少
なくなる。

【００６２】チップ１８にＦＩＦＯ６２および９８を設
けたことにより、ある利点が得られている。ＦＩＦＯ６
２および９８はチップ１８上にあるので、オフチップＧ
ＵＩＦＩＦＯメモリ３０よりも高速レートで作動するた
め、このような結果となっている。このため、本発明に
おけるハードウェアおよびソフトウェアはチップ１８上
のＦＩＦＯ６２および９８内でできるだけ多くのコマン
ドを発生するように作動するようになっている。

【００６３】入力ＦＩＦＯ６２と出力ＦＩＦＯ９８との
間のコマンドループ内にＦＩＦＯ３０を挿入すると、こ
のＦＩＦＯはコマンドを記憶するための補助メモリとし
て働く。このＦＩＦＯ３０はＦＩＦＯ内に残っているコ
マンドがなくなるまで、補助記憶装置として働き、作動
し続ける。このとき、各時間におけるＦＩＦＯ３０内の
コマンド数を示すカウンター７０内のカウント数は０カ
ウントを表示する。これにより、カウンター７０からの
カウント表示を受けているＧＵＩＦＩＦＯコントロー
ラ８２がスイッチ７２および７６の可動アームを上部固
定接点に係合させる。ＦＩＦＯ６２およびＦＩＦＯ９８
は（メモリ３０を通過させることなく）ＣＰＵホストバ
ス１４からのコマンドを直接グラフィックエンジン１１
０へ送って処理を行うように再び作動する。

【００６４】ソフトウェアはオフチップＧＵＩＦＩＦ
Ｏ３０およびオンチップＦＩＦＯ６２および９８内の任
意の時間におけるコマンドの総数の実行予想値を維持す
る。オフチップＧＵＩＦＩＦＯ３０およびオンチップ
ＧＵＩＦＩＦＯ６２および９８が実質的にフル状態と
なるようなソフトウェアの予想値となった場合、ソフト
ウェアはＦＩＦＯ６２および９８、およびメモリ１３０
内で残っている利用可能な記憶容量を決定するため、カ
ウンタ１３０（図３ａ（１））をポーリングする。カウ
ンタ１３０はオンチップＦＩＦＯ６２および９８、およ
びオフチップＧＵＩＦＩＦＯメモリ３０内のコマンド
の総数を各時間に表示する。ソフトウェアは、オンチッ
プＦＩＦＯ６２に転送されるコマンドしか知っておら
ず、ＦＩＦＯ９８から転送されるコマンドについては知
らないので、このようなポーリングが行われる。このよ
うな質問がされると（図５）、カウンタ１３０はオンチ
ップＦＩＦＯ６２および９８およびオンチップＧＵＩ
ＦＩＦＯメモリ３０内のコマンド総数をＦＩＦＯ記憶容
量バス６９を通してホストバスインターフェース６２へ
送る。次にホストバスインターフェース６２はこの情報
をバス１４を通して送り、ソフトウェア内の記憶容量カ
ウントをカウンタ１３０によって与えられている実際の
カウント数に更新する。

【００６５】カウンタ１３０は図５および図６ではオン
チップおよびオフチップＦＩＦＯのためのアップ／ダウ
ンカウンタと表示されている。ＦＩＦＯ９８から更にＦ
ＩＦＯ６２へ送られるコマンドを表示するために、アッ
プ−ダウンライン１３１が設けられている。これにより
バス６９はＦＩＦＯ６２および９８内、更にＧＵＩＦＩ
ＦＯメモリ３０内のコマンドの総数を各時間に表示す
る。カウンタ１３０に接続されたライン１３２にクロッ
ク信号が与えられる。

【００６６】このタイプのソフトウェアからカウンタ１
３０への問い合わせは比較的頻繁に行われないと解され
る。その１つの理由は、オフチップＧＵＩＦＩＦＯ３
０の容量が一般に約１Ｋワードと大きく選択されている
からである。また、ほぼフル状態となる頻度はオフチッ
プＧＵＩＦＩＦＯ３０の容量が１２コマンドから６４
０００コマンドへ増加するにつれて、しだいに減少する
とも理解される。

【００６７】ホストバスインターフェースＦＩＦＯ６２
がフル状態となることは頻繁に生じ得る。このような状
態が生じると、ホストバスインターフェースＦＩＦＯコ
ントローラ６６はＣＰＵレディライン６５上の電圧を低
くする。Ｄレディライン６５上の電圧が低くなると、Ｃ
ＰＵは周辺機器を作動するための、例えばディスクドラ
イブデータの送信を行うための、付加的コマンドを、図
２内のローカルバスをバス１４を通して図２内メモリま
たは周辺機器２３へ送ることが阻止される。

【００６８】ＣＰＵレディライン６５が数マイクロ秒の
ような長時間にわたって連続して低レベルの状態が続け
ば、ディスクドライブデータが失われることがある。こ
のような状態が生じないように、コマンドはＣＰＵ１２
からホストバスインターフェースおよびＦＩＦＯ６２
（図５））へ送られる。このようなことはオフチップＧ
ＵＩＦＩＦＯ３０がフル状態から１ワード以上のワー
ドが不足している時に限り生じる。オフチップＧＵＩ
ＦＩＦＯ３０が入力ＦＩＦＯ６２からのこのワードを取
り込むと、このＦＩＦＯはバス１２２を通してＧＵＩ
ＦＩＦＯコントローラ８２へコマンドを送る。これによ
りＧＵＩＦＩＦＯコントローラ８２は入力ＦＩＦＯ６
２内のコマンドを入力ＦＩＦＯ内の右側へ１ポジション
だけシフトし、この入力ＦＩＦＯを新しいコマンドワー
ドを記憶するのに利用できるようにする。インターフェ
ースＦＩＦＯコントローラ６６は、次にレディライン６
５上の電圧をハイレベルにする。ＣＰＵ１２はこのとき
図２内の周辺インターフェースを通してコマンドを送
り、メモリまたは周辺機器２３を作動させることができ
る。

【００６９】オフチップＧＵＩＦＩＦＯ３０がフル状
態から１ワード不足しているとデバイスドライブソフト
ウェアが予想すると、ＣＰＵからのグラフィックコマン
ドの流れが中止される。次にＦＩＦＯ３０内で利用でき
る記憶容量がアップ／ダウンカウンタ７０からライン６
９を介しデバイスドライブソフトウェアによってポーリ
ングされる。オフチップＧＵＩＦＩＦＯ３０内に残っ
ている利用可能なカウント数がソフトウェア内で更新さ
れ、ＧＵＩＦＩＦＯ３０内で利用できる予想された記
憶容量は１よりも多くなるまで、ＣＰＵ１２からはグラ
フィックコマンドが送られない。グラフィックコマンド
が中止されている間、ＣＰＵレディライン６５上の電圧
はハイレベルとなっているので、ローカルバスおよび周
辺バスを通して他のコマンドは送信できる。

【００７０】図７および図８は図５および図６に示し、
これまで述べた実施例と同様な実施例を示す。しかしな
がら図７および図８に示された実施例はディスプレイメ
モリ２４ｂとして同期式ダイナミックランダムアクセス
メモリ（ＤＲＡＭ）を使用している。メモリは単一同期
パラレルポートを有しているがＧＵＩＦＩＦＯ３０お
よびフレームバッファメモリ２６の内外への信号フロー
は、解説のため４本の分離したライン上に略図として示
されている。このため、ディスプレイメモリ２４内のフ
レームバッファ２６から読み出されたピクセルは、バス
１３０を通して集積回路チップ６０へ送られる。次に集
積回路チップ６０はバス１３２を通してＲＡＭＤＡＣス
テージまたはＰＡＣＤＡＣステージへピクセルデータを
送る。このピクセルデータは適当な周波数、例えば５０
ＭＨｚでバス１３０および１３２を通過できる。

【００７１】図９および１０は、図４のグラフィックユ
ーザーインターフェース（ＧＵＩ）１８ｃを更に詳細に
示すが、グラフィックユーザーインターフェース１８と
ディスプレイメモリ２４ｃの関係は更に詳細には示して
いない。この理由は、グラフィックユーザーインターフ
ェース１８ｃおよびディスプレイメモリ２４ｃの双方は
図４内の高速周辺バス５４と通信するからである。この
高速周辺バス５４は図９および図１０にも示されてい
る。

【００７２】先の実施例と同じように、グラフィックユ
ーザーインターフェース１８ｃは集積回路チップに設け
られており、このチップには図９および図１０では番号
６０ｃがつけられている。更にチップは図５および図
６、および図７および図８に示されるステージのすべて
を含む。これらステージは図５および図６に示された対
応するステージと同じ番号がつけられているが、これら
番号の後に添え字ｃがついている。

【００７３】チップには高速メモリバス補助制御装置兼
インターフェース１４０も設けられている。この補助制
御装置兼インターフェース１４０は入力スイッチ７２か
らの高速バス５４にグラフィックコマンドを書き込み、
バス５４からグラフィックコマンドを読み出し、バス５
４からこれより接続されている出力スイッチ７６内に読
み出す。グラフィックエンジン１１０ｃはライン１１２
ｃを通して補助制御装置兼インターフェース１４０にピ
クセルデータを書き込み、インターフェース１４０は次
にこのピクセルデータをバス５４へ送る。グラフィック
エンジン１１０ｃからのピクセルアドレスはライン１１
８ｃを通して補助制御装置兼インターフェース１４０に
書き込まれ、インターフェース１４０は次にこのピクセ
ルアドレスをバス５４へ送る。ＧＵＩＦＩＦＯコント
ローラ８２ｃはグラフィックコマンドの書き込み／読み
出しアドレスをライン１１６ｃを通して補助制御装置兼
インターフェース１４０へ与え、コマンドワードをバス
５４に与える。これらコマンドは補助制御装置兼インタ
ーフェース１４０からバス１４２を通してホストバスイ
ンターフェースおよびＦＩＦＯ６２ｃへ転送される。バ
ス１４４を通して補助制御装置兼インターフェース１４
０とホストバスインターフェースＦＩＦＯコントローラ
との間でステータスおよび制御情報が送られる。

【００７４】先に述べたように、図５および図６は、か
かるシステムの作動をより理解できるように、ディスプ
レイメモリ２４への接続を略図で示している。

【００７５】図１１および図１２は、図５および図６と
実質的に同じであるが、スイッチ７２および７６とオフ
チップＧＵＩＦＩＦＯ７０との間にそれぞれ延びてい
るバス１１２および１１６、ならびにバス７３および７
５は、３２ビットのデータワードを与えるバス１５０、
制御バス１５２および１０ビットのアドレスバス１５４
と置換されている点が異なる。これらバス１５０、１５
２および１５４はディスプレイメモリバスインターフェ
ース１５６とディスプレイメモリ２４との間の通信を行
うものである。バスインターフェース１５６はスイッチ
７２からバス１５８を通過するコマンド書き込み情報お
よびオフチップＲＡＭコントローラ１１４からバス１６
０を通る書き込み／読み出しアドレス制御情報を受け、
バス１６１を通してスイッチ７６へコマンド読み出し情
報を与える。ピクセル書き込みデータはオンチップグラ
フィックエンジン１１０からバス１６２を通して供給さ
れる。

【００７６】図１３および図１４は、図７および図８と
実質的に同じであるが、これら図は、図１１および図１
２に対する上記のような置換が行われている点で異な
る。しかしながら、図１１および図１２に示された実施
例における個々の参照数字は、図１１および図１２と同
じであるが、添え字（ｂ）が参照番号の後についている
点が異なる。例えば図１４における表示１５０ｂは、図
１１における参照番号１５０に対応している。

【００７７】上記システムおよび方法は重要な所定の利
点を有する。これらはソフトウェアからハードウェアへ
のコマンドの転送、およびハードウェアがかかるコマン
ドを処理したかどうかを判断するよう、ソフトウェアに
よるハードウェアの頻繁でないポーリングをしながら、
ハードウェア内でかかるコマンドを処理することを可能
にしている。後に理解できるように、このことにより本
発明にかかわるシステムおよび方法がＣＰＵからのコマ
ンドを処理できるレートが大幅に増加している。

【００７８】本発明にかかわるシステムおよび方法は、
集積回路チップに容量の限られたＦＩＦＯ６２および９
８を設け、更にチップの外のディスプレイメモリ内にメ
モリリザーバ３０を設けている点でも有利である。かか
る構造とすることにより、コマンドは通常はＣＰＵから
チップ上の容量の限られたＦＩＦＯ６２および９８に高
レートで通過し、処理できるようになっている。限られ
た容量のＦＩＦＯ６２および９８がフル状態となると、
これらコマンドはＦＩＦＯ６２を通してＦＩＦＯメモリ
１３０へ送られ、メモリ１３０から他のＦＩＦＯ９８へ
送られ、処理される。本発明にかかわるシステムおよび
方法は、ＦＩＦＯおよびメモリリザーバが実質的にフル
状態となった時に、ＣＰＵが他の機器、例えば周辺機器
と通信可能とする電圧をレディラインが発生するように
作動するという点で更に有利である。

【００７９】特定の実施例を参照して本発明について説
明し、開示したが、本発明にかかわる要旨は当業者には
明らかであり、他の多数の実施例で使用できる。従っ
て、本発明は特許請求の範囲のみによって限定されるも
のである。

【図面の簡単な説明】

【図１】本発明にかかわるシステム内のソフトウェアお
よびハードウェアの全体の構造を示す。

【図２】中央処理ユニット（ＣＰＵ）からグラフィック
ユーザーインターフェースおよびディスプレイメモリを
含むハードウェアへコマンドを与え、かかるコマンドに
従ってディスプレイメモリ内のデータ（例えばグラフィ
ックデータ）を処理するためのローカルバスを使用する
本発明の一実施例を構成するシステムの簡略ブロック図
である。

【図３】中央処理ユニット（ＣＰＵ）からグラフィック
ユーザーインターフェースおよびディスプレイメモリを
含むハードウェアへコマンドを与え、かかるコマンドに
従ってディスプレイメモリ内のデータ（例えばグラフィ
ックデータ）を処理するための周辺バスを使用する本発
明の別の実施例を構成するシステムの簡略ブロック図で
ある。

【図４】中央処理ユニット（ＣＰＵ）からグラフィック
ユーザーインターフェースおよび高速ランダムアクセス
共用メインメモリを含むハードウェアへコマンドを与
え、かかるコマンドに従ってメインメモリ内のデータ
（例えばグラフィックデータ）を処理するための、ハー
ドウェアのすべてに共通な高速バスを使用する本発明の
第３実施例を構成するシステムの簡略ブロック図であ
る。

【図５】ディスプレイメモリがビデオランダムアクセス
メモリ（ＶＲＡＭ）であるときの、図２に示されたシス
テムのうちのグラフィックユーザーインターフェースお
よびディスプレイメモリを含む、一部をブロックで示し
た、多少詳細なシステム略図である。

【図６】ディスプレイメモリがビデオランダムアクセス
メモリ（ＶＲＡＭ）であるときの、図２に示されたシス
テムのうちのグラフィックユーザーインターフェースお
よびディスプレイメモリを含む、一部をブロックで示し
た、多少詳細なシステム略図である。

【図７】ディスプレイメモリが同期式ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）であるときの、図２に
示されたシステムのうちのグラフィックユーザーインタ
ーフェースおよびディスプレイメモリを含む、一部をブ
ロックで示した、多少詳細なシステム略図である。

【図８】ディスプレイメモリが同期式ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）であるときの、図２に
示されたシステムのうちのグラフィックユーザーインタ
ーフェースおよびディスプレイメモリを含む、一部をブ
ロックで示した、多少詳細なシステム略図である。

【図９】ディスプレイメモリが高速ランダム共用メイン
メモリであるときの、図２に示されたシステムのうちの
グラフィックユーザーインターフェースおよびディスプ
レイメモリを含む、一部をブロックで示した、多少詳細
なシステム略図である。

【図１０】ディスプレイメモリが高速ランダム共用メイ
ンメモリであるときの、図２ａに示されたシステムのう
ちのグラフィックユーザーインターフェースおよびディ
スプレイメモリを含む、一部をブロックで示した、多少
詳細なシステム略図である。

【図１１】グラフィックユーザーインターフェースとデ
ィスプレイメモリとの間でのコマンド、アドレスおよび
データの通過を、図５よりも実際的に示した、図５に類
似する、多少詳細なシステム図である。

【図１２】グラフィックユーザーインターフェースとデ
ィスプレイメモリとの間でのコマンド、アドレスおよび
データの通過を、図６よりも実際的に示した、図６に類
似する、多少詳細なシステム図である。

【図１３】グラフィックユーザーインターフェースとデ
ィスプレイメモリとの間でのコマンド、アドレスおよび
データの通過を、図７よりも実際的に示した、図７に類
似する、多少詳細なシステム図である。

【図１４】グラフィックユーザーインターフェースとデ
ィスプレイメモリとの間でのコマンド、アドレスおよび
データの通過を、図８よりも実際的に示した、図８に類
似する、多少詳細なシステム図である。

【符号の説明】

１２中央処理ユニット１７ＣＰＵメインメモリ１８グラフィックユーザーインターフェース２４ビデオランダムアクセスメモリ

Claims

【特許請求の範囲】

【請求項１】コマンドを発生するための手段と、第１および第２端部を有し、コマンド発生手段からの入
力コマンドを第１端部で受け、受信した順と同じ順で第
２端部からコマンドを送るよう構成された、第１シフト
レジスタを提供するための第１手段と、第１および第２端部を有し、第１手段からのコマンドを
第１端部で受け、受信した順と同じ順で第２端部からコ
マンドを送るよう構成された、第２シフトレジスタを提
供するための第２手段と、第１および第２端部を有し、第１手段からのコマンドを
第１端部で受け、受信した順と同じ順で第２端部からコ
マンドを送るよう構成された、第３シフトレジスタを提
供するための第３手段と、第１および第２作動関係を有し、第１関係では第１手段
の第２端部から第２手段の第１端部へコマンドを送るよ
うに作動し、第２関係では第１手段の第２端部から第３
手段の第１端部へコマンドを送り、次に、第３手段の第
２端部から第２手段の第１端部へ送るように作動するよ
うになっている第４手段と、第２手段における特定の作動状態が発生すると、第１作
動関係から第２作動関係へと第４手段を変更するための
第５手段と、データを発生するための第６手段と、第２手段の第２端部から送られたコマンドに従って第６
手段からのデータを処理するための第７手段と共に使用
するための装置。
【請求項２】第３手段および第６手段はディスプレイ
メモリの異なる部分に設けられている、請求項１記載の
装置。
【請求項３】集積回路チップが設けられており、この集
積回路チップ上に第１および第２手段が設けられ、集積
回路チップの外にディスプレイメモリが配置されてい
る、請求項２記載の装置。
【請求項４】第４手段は第１作動関係から第２作動関
係へ変化した後、第３手段において特定の作動関係が発
生するまで第２作動関係のままであり、第３手段におい
て特定の作動関係が発生すると、この第４手段は第１の
作動関係に変化する、請求項２記載の装置。
【請求項５】第１および第２端部を有し、コマンド発
生手段からの入力コマンドを第１の特定のレートで第１
端部において受け、受信した順と同じ順で第１の特定の
レートと異なる第２の特定レートで第２端部からコマン
ドを送るように構成された、第１シフトレジスタを提供
するための第１手段と、第１および第２端部を有し、第１端部において第２の特
定レートで入力コマンドを受け、受信した順と同じ順で
第２の特定レートで第２端部からコマンドを送るように
構成された、第２シフトレジスタを提供するための第２
手段と、第１手段の第２端部からコマンドを受け、第１の特定レ
ートと異なる第３の特定レートで第２手段の第１端部へ
コマンドを送るための第３手段と、第１および第２の関係で作動でき、第１関係では第２の
特定のレートで第１の手段の第２端部から第２手段の第
１端部へ直接コマンドを送るよう作動でき、第２関係で
は第２の特定のレートで第１手段の第２端部から第３手
段へコマンドを送り、次に第２の特定レートで第２手段
の第１端部へコマンドを送るよう作動できる第４手段
と、データを発生するための第５手段と、第２手段の第２端部を通過するコマンドに従って第５手
段からのデータを処理するための第６手段と共に使用す
るための装置。
【請求項６】第３手段は第２手段の第１端部へコマン
ドを送る前に第１手段の第２端部から第３手段へ送られ
るコマンドを遅延するように作動できる、請求項５記載
の装置。
【請求項７】第３の特定レートで第１手段の第２端部
から第３手段を通って第２手段の第１端部へコマンドが
送られている間、第４手段は第２関係で作動可能であ
る、請求項６記載の装置。
【請求項８】第１の特定レートで第１手段の第２端部
から第２手段の第１端部へ送られるコマンドによって第
２手段が満たされるまで、第４手段は第１関係で作動で
き、その後、第３の特定レートで第１手段の第２端部か
ら第３手段を通って第２手段の第１端部へコマンドが送
られている間、第４手段は第２関係で作動可能である、
請求項５記載の装置。
【請求項９】各時間において、第２手段内のコマンド
数を表示するための第７手段と、第２手段内のコマンドの特定カウント数に応じて第４手
段を第１作動関係から第２作動関係へ変更するための手
段とを備えた、請求項５記載の装置。
【請求項１０】第２手段における特定カウント数は第
２手段がコマンドで満たされていることを表示し、その
後、第３手段は第３手段にコマンドがなくなるまで第１
手段を通過するコマンドを受ける、請求項９記載の装
置。
【請求項１１】コマンドを発生するための手段と、コマンド発生手段からのコマンドを受け、第１の特定の
遅延の後に第１手段からコマンドを送るための第１手段
と、第１手段からのコマンドを受け、第２の特定の遅延の後
に第２手段からコマンドを送るための第２手段と、第１手段からのコマンドを受け、第３の特定の遅延の後
に第３手段から第２手段へコマンドを送るための第３手
段と、第１、第２および第３手段に作動的に結合され、第１お
よび第２作動関係を有し、第１作動関係では第１の特定
の遅延の後に第１手段からのコマンドを第２手段へ送る
よう作動し、第２の関係では第１の特定の遅延の後に第
１手段から第３手段へコマンドを送り、その後、第３の
特定の遅延の後に第３手段から第２手段へコマンドを送
るよう作動する第４手段と、第２手段が第１手段からのコマンドを受けることができ
なくなるまで、第４手段を第１関係で作動させ、その
後、第４手段を第２関係で作動させるための第５手段と
を備えた装置。
【請求項１２】第４手段が第２関係で作動を開始した
後、第３手段にコマンドがなくなるまで第５手段は第４
手段を第２作動関係で作動させる、請求項１１記載の装
置。
【請求項１３】第１手段は第１の特定の容量を有し、
第２手段は第１の特定容量よりも多い第２の特定の容量
を有し、第３手段は第２の特定の容量よりも大きい第３
の特定の容量を有し、第４手段の作動が第１関係から第２関係に変化した後、
第３手段にコマンドが存在する間、第４手段の作動を第
１の関係に維持するための第６手段を備えた、請求項１
１記載の装置。
【請求項１４】第１手段がコマンドで満たされると、
コマンド発生手段からの更なるコマンドを第１手段が受
けるのを阻止するように働き、第１手段が部分的に空の
状態になるまで作動する第６手段を備えた、請求項１１
記載の装置。
【請求項１５】第５手段は、第４手段の作動が第２関
係に変化した後、第３手段にコマンドがなくなるまで第
４手段を第２の作動関係で作動させ、第６手段は第１手段がコマンドで満たされるとコマンド
発生手段からの更なるコマンドを第１手段が受けないよ
うにし、更に周辺機器を備え、コマンド発生手段はレディ状態と非レディ状態を有し、
レディ状態ではコマンドを周辺手段へ送るよう作動し、
非レディ状態ではかかるコマンドの送りを阻止するよう
働き、第１手段がコマンドで満たされると非レディ状態でコマ
ンド発生手段を作動させるための第７手段と、第１手段が部分的に空となると、コマンド発生手段から
第１手段へ更なるコマンドを導入し、コマンド発生手段
を非レディ状態からレディ状態へ変更するための第８手
段とを備えた、請求項１３記載の装置。
【請求項１６】情報の処理を制御するための複数のコ
マンドを発生する工程と、出力端を有し、この出力端からコマンドを送るように作
動する第１シフトレジスタ手段の入力端へ、受信した順
と同じ順で第１の特定の遅延の後にコマンドを送る工程
と、第１シフトレジスタの出力端から、出力端を有し、かか
る出力端からコマンドを送るように作動する第２シフト
レジスタ手段の入力端へ、受信した順と同じ順で第２の
特定の遅延の後にコマンドを送る工程と、第１シフトレジスタ手段の出力端から、出力端を有し、
かかる出力端からコマンドを送るように作動する第３シ
フトレジスタ手段の入力端へ、第３の所定の遅延の後、
受信した順と同じ順でコマンドを送り、上記第３シフト
レジスタ手段の出力端から第２シフトレジスタ手段の入
力端へコマンドを送る工程と、通常は、第１のシフトレジスタ手段の出力端から第２の
シフトレジスタ手段の入力端へコマンドを送る工程と、第２シフトレジスタ手段が過負荷状態になると、第１シ
フトレジスタ手段の出力端から第３シフトレジスタ手段
の入力端へコマンドを送る工程と、その後、第３シフトレジスタ手段にコマンドがなくなる
まで第１シフトレジスタ手段の出力端から第３シフトレ
ジスタの入力端へコマンドを送り続ける工程とを備えた
情報処理方法。
【請求項１７】各時間において、第１、第２および第
３シフトレジスタ手段が総体的に過負荷状態となる程度
の予想値を発生する工程と、予想値が過負荷状態が発生した値となった時、第１、第
２および第３シフトレジスタが総体的に過負荷状態とな
る実際の程度を更新する工程と、第１、第２および第３シフトレジスタにおけるコマンド
の過負荷状態が実際に相対的に生じた時、第１シフトレ
ジスタ手段へのコマンドの転送を中断する工程とを備え
た、請求項１６記載の方法。
【請求項１８】集積回路チップ上に第１および第２シ
フトレジスタ手段を設ける工程と、集積回路チップとは別のディスプレイメモリ内に第３シ
フトレジスタ手段を設ける工程とを備えた、請求項１６
記載の方法。
【請求項１９】第３シフトレジスタ手段は過負荷状態
となる程度の予想値を各時間に発生する工程がソフトウ
ェア内に設けられており、ソフトウェア内における予想
値が過負荷状態が発生した値となった時に、第１、第２
および第３シフトレジスタが総体的に過負荷状態となる
実際の程度の更新をソフトウェアで行う、請求項１６記
載の方法。
【請求項２０】ディスプレイメモリ内でグラフィック
データを発生する工程と、第２シフトレジスタ手段の出力端からのコマンドに従っ
てグラフィックデータを処理する工程とを備えた、請求
項１８記載の方法。
【請求項２１】第１シフトレジスタ手段は第１の特定
のレートでコマンドが第１シフトレジスタ手段を通過す
るようにし、第２シフトレジスタ手段は第１の特定のレートでコマン
ドが第２シフトレジスタ手段を通過するようにし、第３シフトレジスタ手段は第１の特定のレートと異なる
第２の特定のレートでコマンドが第３シフトレジスタ手
段を通過するようにする、請求項１６記載の方法。
【請求項２２】各時間において第２シフトレジスタ手
段内のコマンド数を表示するように、第２シフトレジス
タ手段に進入し、これを離れるコマンドをカウントし、各時間において第３シフトレジスタ手段内のコマンド数
を表示するように、第３シフトレジスタ手段に進入し、
これを離れるコマンドをカウントし、第２および第３シフトレジスタ手段内のコマンドのカウ
ント数を使用して、第１フトレジスタから直接第２シフ
トレジスタ手段へ送られるコマンドの通過、または第１
シフトレジスタ手段から第３シフトレジスタ手段を通
り、第２シフトレジスタ手段へ送られるコマンドの通過
を制御する、請求項１６記載の方法。
【請求項２３】集積回路チップに第１および第２シフ
トレジスタ手段を設ける工程と、集積回路チップとは別のディスプレイメモリ内に第３シ
フトレジスタ手段を設ける工程と、ディスプレイメモリ内にグラフィックデータを設ける工
程と、第２シフトレジスタ手段の出力端からのコマンドに従っ
てグラフィックデータを処理する工程とを備えた、請求
項２２記載の方法。
【請求項２４】コマンドを発生するように製造された
手段と、コマンド発生手段からのコマンドを受け、これらコマン
ドを第１の特定のレートで第１手段を通過させる第１手
段と、第１手段からのコマンドを受け、これらコマンドを第１
の特定のレートで第２手段を通過させるための第２手段
と、第１手段からのコマンドを受け、これらコマンドを第１
の特定レートと異なる第２の特定レートで第３手段を通
過させるための第３手段と、第２手段内のコマンド数に応答し、第１手段から第２手
段へのコマンドの通過を第１手段から第３手段を介する
第２手段へのコマンドの通過に変更するための第４手段
と、その後、第３手段に特定の数のコマンドが存在するまで
第１手段から第３手段を介する第２手段までのコマンド
の通過を続けるための第５手段と共に使用するための装
置。
【請求項２５】第５手段は第３手段にコマンドがなく
なるまで第１手段から第３手段を介する第２手段までの
コマンドの通過を続け、第６手段はデータを記憶し、第７手段は第２手段からのコマンドに従って第６手段か
らのデータを処理する、請求項２４記載の装置。
【請求項２６】第４手段は第１および第２関係におい
て作動するスイッチ手段を含み、該スイッチ手段は第１
関係においてコマンドを第１手段から第２手段へ通過さ
せるよう作動し、第２関係ではコマンドを第１手段から
第３手段を介し、第２手段へ通過させるように作動す
る、請求項２５記載の装置。
【請求項２７】第４手段は各時間において第２手段内
のコマンド数を表示するよう、第２手段に作動的に結合
されたカウンタ手段を含み、第４手段はカウンタ手段が
第２手段内のコマンドの特定の数を表示すると、第１作
動関係から第２作動関係へ変化する、請求項２６記載の
装置。
【請求項２８】カウンタ手段が第１カウンタ手段を構
成し、第５手段が第３手段内のコマンド数を表示するよう、第
３手段に作動的に結合された第２カウンタ手段を含み、第４手段が第１の作動関係から第２の作動関係に変化し
た後、第３手段内のカウンタ数がゼロの値に達すると第
２作動関係から第１作動関係へ変化する、請求項２７記
載の装置。
【請求項２９】複数のコマンドを発生する手段と、集積回路チップと、該チップ上に設けられ、コマンド発生手段からのコマン
ドを受け、受信した順と同じ順で第１手段からコマンド
を送るための第１メモリ手段と、チップ上に設けられ、第１メモリ手段からのコマンドを
受け、受信した順と同じ順で第２メモリ手段からのコマ
ンドを送るための第２メモリ手段と、チップの外に設けられており、第１メモリ手段からのコ
マンドを受け、受信した順と同じ順で第２メモリ手段へ
コマンドを送るための第３メモリ手段と、コマンド発生手段から第３メモリ手段へデータを送るた
めの第１手段と、第１および第２作動状態を有し、第１状態では第１メモ
リ手段から第２メモリ手段へコマンドを送るように作動
し、第２状態では第１メモリ手段から第３メモリ手段を
介し第２メモリ手段へコマンドを通過するように作動す
る第２手段と、第２メモリ手段からのコマンドに従って第３メモリ手段
内のデータを処理するための第３手段とを備えた装置。
【請求項３０】第３メモリ手段の第１部分にコマンド
を記憶し、第３メモリ手段内の第２部分にデータを記憶する、請求
項２９記載の装置。
【請求項３１】第２および第３メモリ手段内のコマン
ド数に応答自在であり、第２手段を第１の特定の時間
で、第１状態で作動させ、第１の特定の時間とは異なる
第２の特定の時間で第２手段を第２の状態で作動させる
ための第４手段とを備えた、請求項２９記載の装置。
【請求項３２】第２メモリ手段内のコマンドの第１の
特定数に応答自在であり、第２手段の作動を第１状態か
ら第２状態に変更するための第４手段と、第３メモリ手段内のコマンドの第２の特定数に応答自在
であり、第２手段の作動を第２状態から第１状態に変更
するための第５手段とを備えた、請求項３１記載の装
置。
【請求項３３】第２メモリ手段はコマンドを記憶する
ための特定の容量を有し、メモリ手段のフル容量に対する第２メモリ手段内のコマ
ンドの記憶に応答自在であり、第２手段を第１作動状態
から第２作動状態へ変更し、その後、第３メモリ手段内
にコマンドが存在しないことに応答し、第２手段を第２
作動状態から第１作動状態へ変更するようになっている
第４手段を備えた請求項３０記載の装置。
【請求項３４】第２メモリ手段はコマンドを記憶する
第１の特定の容量を有し、第２メモリ手段はコマンドを記憶する第２の特定の容量
を有し、中央処理ユニットは第１手段とは別の機器へコマンドを
送るように作動でき、第２および第３メモリ手段のコマンドの記憶に応答自在
であり、コマンド発生手段が他の機器にコマンドを送る
ことを防止するための信号を発生するための第５手段
と、第５手段が他の機器へコマンドを送ることを阻止するよ
う作動した後、第１メモリ手段へのコマンドの送りに応
答自在であり、その後、中央処理ユニットから他の機器
へコマンドを送るための第６手段とを備えた、請求項３
３記載の装置。
【請求項３５】アプリケーションソフトウェアを設け
る工程と、アプリケーションソフトウェアに応答してグラフィック
デバイスインターフェースソフトウェアを設ける工程
と、コマンドを発生するようグラフィックデバイスインター
フェースソフトウェアに応答してデバイスドライバソフ
トウェアを設ける工程と、デバイスドライバソフトウェアからのコマンドを記憶す
るための第１メモリを設ける工程と、第１メモリ内にデータを設ける工程と、第１メモリよりも記憶容量が少ないコマンドを記憶する
ための第２メモリを設ける工程と、第１メモリよりも記憶容量の少ないコマンドを記憶する
ための第３メモリを設ける工程と、デバイスドライバソフトウェアからのコマンドを第１メ
モリに送るための工程と、第１メモリへデータを送ってこの第１メモリに記憶する
ための工程とを備え、前記第１、第２および第３メモリの各々はかかるメモリ
が受信した順と同じ順でメモリからコマンドを送るよう
に製造されており、更に第２メモリ内のコマンドを第３メモリへ送るための
工程と、第３メモリからのコマンドに従って第１メモリからのデ
ータを処理するための工程と、第１メモリにコマンドを記憶する程度を決定する工程
と、第３メモリ内に特定の数のコマンドが記憶されると第２
メモリから第１メモリを通して第３メモリへコマンドを
送る工程と、第１メモリにコマンドを記憶する程度を決定する工程
と、第１メモリ内のコマンドの数が特定の数よりも少なくな
るまで、第２メモリから第１メモリを通して第２メモリ
へ続けてコマンドを送るための工程とを備えた情報処理
方法。
【請求項３６】第１、第２および第３メモリ内のコマ
ンドの総数の予想値をソフトウェア内に設ける工程と、第１、第２および第３メモリのためにソフトウェア内に
示されたコマンドの総数が、特定の値に達すると第１、
第２および第３メモリ内のコマンドの総数をソフトウェ
アで決定する工程と、第１メモリ内のコマンド数のソフトウェア内の予想値
を、ソフトウェア内の第１、第２および第３メモリ内の
コマンドの総数に置き換える工程と、第１メモリ内のコマンド数が特定の値に達すると、デバ
イスドライバソフトウェアから第２メモリへのコマンド
の導入を中断する工程とを備えた、請求項３５記載の方
法。
【請求項３７】第３メモリがコマンドでフル状態とな
るまで、第２メモリから第３メモリへのコマンドの送り
を続け、その後、第３メモリが空になるまで、第２メモリから第
１メモリを介する第３メモリへのコマンドの送りを続
け、第１メモリが空になると、第２メモリから第３メモリへ
再びコマンドの送りを開始する、請求項３６記載の方
法。
【請求項３８】第１および第２作動状態を有するレデ
ィ表示を行う工程と、デバイスドライバソフトウェア
から第２メモリへコマンドが送られる間、第１状態でレ
ディ表示を行う工程と、第１および第３メモリがフル状態となると、第２状態で
レディ表示を行う工程と、レディ表示が第１状態となるとデバイスドライバソフト
ウェアから第１メモリを除く他のステージへコマンドを
送る工程と、レディ表示が第２状態となるとデバイスドライバソフト
ウェアから他のステージへのコマンドの送りを中断する
工程と、デバイスドライバソフトウェアから第２メモリへコマン
ドが送られると第２状態から第１状態へレディ表示を変
更する工程とを備えた、請求項３７記載の方法。
【請求項３９】コマンドおよびデータを発生するよう
に製造された手段と、発生手段からのコマンドを受信するための第１メモリ手
段と、発生手段からのデータを受信するための第２メモリ手段
と、第１メモリ手段内のコマンドおよび第２メモリ手段内の
データに応答自在であり、かかるコマンドに従ってデー
タを処理するための第３手段と、第１メモリ手段が特定の数のコマンドを記憶すると、発
生手段からのコマンドを第２メモリ手段へ送り、更に第
２メモリ手段から第１メモリ手段へコマンドを送るため
の第４手段と共に使用するための装置。
【請求項４０】第２メモリ手段のメモリ容量は第１メ
モリ手段の容量よりも大きく、第２メモリ手段のコマンド転送レートは第１メモリ手段
のコマンド転送レートと異なる、請求項３９記載の装
置。
【請求項４１】発生手段から第２メモリ手段を介し第
１メモリ手段へコマンドを転送した後、第２メモリ手段
内のコマンド数が特定の数になると、発生手段から第１
メモリ手段へコマンドを転送するための第５手段が設け
られている、請求項３９記載の装置。
【請求項４２】発生手段はコマンドを第１および第２
メモリ手段を除く他のステージへも送り、第１および第２メモリ手段が特定の数のコマンドを記憶
すると、発生手段が他のステージへコマンドを送ること
を中止させるための第５手段が設けられ、第５手段の作動に従い、コマンドの他のステージへの転
送を中断した後、発生手段がコマンドのうちの別の１つ
を第１および第２メモリ手段のうちの個々の１つへ送る
と、コマンドを他のステージへ送ることを可能にする第
６手段が設けられている、請求項３９記載の装置。
【請求項４３】ビデオおよびグラフィック情報並びに
コマンドを転送するための手段と、グラフィックおよびビデオ情報を記憶し、第１メモリ手
段の内外へのビデオおよびグラフィック情報の転送を可
能にするためのコマンドを記憶するための第１メモリ手
段と、転送手段から第１メモリ手段内へビデオおよびグラフィ
ック情報を転送するための第１手段と、転送手段からのコマンドを記憶するための第２メモリ手
段と、第１関係では第１の時間で転送手段から第２メモリ手段
へコマンドを転送するように作動し、第２関係では転送
手段から第１メモリ手段へ、次に第１メモリ手段から第
２メモリ手段へコマンドを転送するよう作動する第２メ
モリ手段と、第１メモリ手段と第２メモリ手段内のコマンドの相対数
に従って第１および第２関係において第２手段を選択的
に作動させるための第３手段と、第２メモリ手段からのコマンドに従って第１メモリ手段
からのグラフィックデータを処理するための第４手段と
を備えた装置。
【請求項４４】第４手段は第２メモリ手段からのコマ
ンドに従って第１の特定の時間に第１メモリ手段からの
グラフィックデータを選択的に転送し、第２メモリから
のコマンドに従って第１の特定の時間と異なる第２の特
定の時間に第１メモリからビデオデータを選択的に転送
するための第５手段を含み、第４手段は第１の特定の時間に第２メモリ手段から転送
されたグラフィック情報を選択的に処理するよう作動で
きる、請求項４３記載の装置。
【請求項４５】第１メモリ手段は第１のレートで第２
手段へコマンドを送るための特性を有し、第２メモリ手段は第１レートと異なる第２レートでコマ
ンドを送るための特性を有し、第３手段は第２メモリがコマンドでフル状態となると、
第２手段を第２関係で作動させ、その後、第１メモリ内
にコマンドがなくなると、第２手段を第１関係で作動さ
せるよう働く、請求項４３記載の装置。
【請求項４６】転送手段は第１および第２メモリ手段
と別のステージにコマンドを転送するよう作動し、更に、第１および第２メモリ手段が特定の数のコマンド
を記憶すると、転送手段から他のステージへのコマンド
の転送を阻止するように働く第５手段と、その後、コマンドが転送手段から第１および第２メモリ
手段のうちの個々の１つに転送されると、転送手段から
他のステージへのコマンドの転送を再開するための第６
手段とを備えた、請求項４３記載の装置。
【請求項４７】第１メモリのうちの個々の部分にコマ
ンド、ビデオデータおよびグラフィックデータを記憶す
るための第１メモリを設ける工程と、コマンドを記憶するための第２メモリを設ける工程と、ソフトウェアから第１メモリの個々の部分何にビデオデ
ータおよびグラフィックデータを選択的に転送する工程
と、ソフトウェアから第１および第２メモリの個々の１つに
漸次コマンドを選択的に転送する工程と、ソフトウェアから第１および第２メモリのうちの個々の
１つに選択的に転送されたコマンドに従って第１メモリ
の個々の部分内のグラフィックデータを処理する工程と
を備えた情報処理方法。
【請求項４８】通常はソフトウェアから第２メモリへ
コマンドを転送する工程と、第２メモリが特定の数のコマンドを受信し、記憶する
と、ソフトウェアから第１メモリへのコマンドの転送を
行う工程と、第１メモリから第２メモリへコマンドを転送する工程と
を備えた、請求項４７記載の方法。
【請求項４９】ソフトウェアから第１メモリへのコマ
ンドの転送を開始した後、第１メモリ内のコマンド数が
特定の数になるまでかかるコマンドの転送を続ける工程
とを備えた、請求項４８記載の方法。
【請求項５０】第２メモリからの転送レートと異なる
レートで第１メモリからコマンドを転送し、第１メモリからのビデオデータを第１の特定の時間に処
理し、第１メモリからのグラフィックデータを第１の特
定の時間と異なる第２の特定の時間に処理し、第１メモ
リからのグラフィックデータを第１および第２メモリの
うちの個々の１つから選択的に転送されたコマンドに従
って処理する、請求項４７記載の方法。
【請求項５１】集積回路チップと、コマンドおよびグラフィックおよびビデオ表示データを
発生するための手段と、集積回路チップに設けられ、発生手段からのコマンドを
受信するための第１メモリと、コマンド、グラフィック表示データおよびビデオ表示デ
ータを第２メモリの異なる部分に記憶するための、チッ
プ外に設けられた第２メモリと、チップ上に配置され、第１および第２作動関係を有し、
第１関係では発生手段から第１メモリにコマンドを転送
するよう作動し、第２関係では発生手段から第２メモリ
にコマンドを送るよう作動する第１手段と、チップ上に配置され、第１および第２メモリ内のコマン
ド数に応答自在であり、第１関係では第１の特定の時間
に第１手段を作動させ、第２関係では第１の特定の時間
とは異なる第２の特定の時間で第１手段を作動させるた
めの第２手段と、チップ上に配置され、発生手段から第２メモリへのコマ
ンドの転送に応答自在であり、第２メモリから第１メモ
リへコマンドを転送するための第３手段と、第１メモリからのコマンドおよびグラフィックを表示す
るデータに応答自在であり、かかるコマンドに従ってグ
ラフィック表示データを処理するための第４手段とを備
えた装置。
【請求項５２】第１および第２メモリの各々はかかる
メモリの容量に応じた遅延の後に受信した順と同じ順で
コマンドを送るように製造されており、第２メモリは第
１メモリと異なるレートで作動できる、請求項５１記載
の装置。
【請求項５３】第２手段は第１メモリが第１の特定の
数のコマンドを記憶すると、第１手段を第１の作動関係
から第２の作動関係へ変更するように作動でき、第２メ
モリが第２の特定の数のコマンドを記憶すると、第１手
段を第２の作動関係から第１の作動関係へ変更するよう
作動する、請求項５２記載の装置。
【請求項５４】第２メモリは第１メモリよりも記憶容
量が多く、更に各時間における第１および第２メモリ内のそれぞれ
のコマンドのカウント数を表示するためのチップ上に設
けられた手段を含む、請求項５１記載の装置。
【請求項５５】第２メモリは第１メモリよりも記憶容
量が多く、更に各時間における第１および第２メモリ内のそれぞれ
のコマンドのカウント数を表示するためのチップ上に設
けられた手段と、第１メモリ内のカウント数が第１の特定の数に達し、第
２メモリ内のカウント数が第１および第２の特定の数と
異なる数に達すると、発生手段から第１および第２メモ
リのうちの個々の１つへのコマンドの転送を中断するた
めの手段とを備えた、請求項５３記載の装置。
【請求項５６】コマンドおよびデータを発生するため
の第１手段と、集積回路チップと、発生手段からのコマンドを受信し、記憶するよう、集積
回路チップに設けられた第１メモリと、発生手段からのコマンドを受信し、記憶するよう、集積
回路チップの外に設けられた第２メモリと、集積回路チップ上に配置され、第１および第２作動関係
を有し、第１関係では発生手段から第１メモリへコマン
ドを転送するよう作動し、第２関係では発生手段から第
２メモリへコマンドを転送するよう作動する第２手段
と、集積回路チップ上に配置され、第２関係では第１手段の
作動に応答自在であり、第２メモリから第１メモリへコ
マンドを転送するための第３手段と、集積回路チップ上に配置され、第１関係では第１時間
に、更に第２関係では第１時間と異なる第２時間に第１
手段を作動させる第４手段を備え、第１時間は第１メモ
リ内のコマンド数に依存し、第２時間は第２メモリ内の
コマンド数に依存し、更に、第１手段からのコマンドに従って第１メモリ内の
データを処理するための第５手段とを備えた装置。
【請求項５７】第２メモリには第１メモリよりも多い
容量が与えられており、第１および第２メモリには第１
および第２端部が設けられ、これらメモリは第１端部で
コマンドを受信し、第１端部で受信した順と同じ順でこ
れらメモリを通してコマンドを第２端部へ送り、第２端
部においてこれらメモリからコマンドを転送するように
なっている、請求項５６記載の装置。
【請求項５８】第１および第２メモリがコマンドで満
たされた状態になると、第１メモリ内の特定の数のコマ
ンドが第２メモリに転送されるまで発生手段から第１お
よび第２メモリへのコマンドの転送を阻止するための第
６手段がチップに設けられている、請求項５６記載の装
置。
【請求項５９】第２メモリには第１メモリよりも多い
容量が与えられており、第１および第２メモリには第１
および第２端部が設けられ、これらメモリは第１端部で
コマンドを受信し、第１端部で受信した順と同じ順でコ
マンドがこれらメモリを通過し、第２端部においてこれ
らメモリからコマンドを転送するようになっており、第１および第２関係で作動するための第７手段がチップ
に設けられており、この第７手段は、第１関係におい
て、発生手段から第１および第２メモリを除く他のステ
ージへのコマンドの転送を防止するように作動し、第１および第２メモリがコマンドでフル状態になると、
第７手段を第１関係で作動させ、第２メモリが第２メモ
リ内の少なくとも特定の数のコマンドを第１メモリに転
送すると、第７手段を第２の関係で作動させるよう、第
８手段がチップに設けられている、請求項５８記載の装
置。
【請求項６０】コマンドおよびデータを発生するため
の手段と、集積回路チップと、集積回路チップ上に配置され、限られた記憶容量を有
し、コマンドを記憶するための第１メモリと、集積回路チップの外に配置され、第１メモリの限られた
記憶容量のほかに第２部分に補助的記憶容量を与え、こ
れに転送されたデータを記憶するための第２部分を有す
る第２メモリと、主に第１メモリにコマンドを送り、第１メモリがフル状
態となった時に、第２に第２メモリの第２部分にコマン
ドを送るための第１手段と、発生手段から第１メモリの第１部分に転送されたコマン
ドの第１メモリに送るための第２手段と、第１メモリ内のコマンドに従って第１メモリの第２部分
内のデータを処理するための第３手段とを備えた装置。
【請求項６１】第１メモリの第１部分における補助記
憶容量は第１メモリの限られた記憶容量よりも多く、コ
マンドは第１メモリで受信された順と同じ順で第１メモ
リから転送され、コマンドは第２メモリによって受信さ
れた順と同じ順で第２メモリの第１部分へ転送される、
請求項６０記載の装置。
【請求項６２】第１および第２メモリがフル状態とな
ると、発生手段から第１および第２メモリを除く他のス
テージへのコマンドの転送を阻止するための第４手段
と、その後、コマンドが発生手段から第１および第２メモリ
のうちの個々の１つんに送られると発生手段から他のス
テージへコマンドを転送するための第５手段とを備え
た、請求項６０記載の装置。
【請求項６３】第２メモリの第１部分における補助記
憶容量をバイパスし、更に発生手段から第２メモリの第
１部分へコマンドが転送された後に、第２メモリの第１
部分にコマンドがなくなると、コマンドを第１メモリへ
送るための第４手段を含む、請求項６０記載の装置。
【請求項６４】コマンドおよびグラフィックデータを
発生するための手段と、発生手段からのコマンドを受信するための第１メモリ
と、第１メモリの第１部分にコマンドをホールドし、第２メ
モリの第２部分にグラフィックデータをホールドするた
めの第２メモリと、第２メモリの第１部分との間でコマンドを転送し、第２
メモリの第２部分との間でデータを転送するためのグラ
フィックユーザーインターフェース手段と、第１メモリおよびグラフィックユーザーインターフェー
ス手段へコマンドおよびデータを転送するためのローカ
ルバスと、第１メモリ内のコマンドに従って第２メモリ内のグラフ
ィックデータを処理するための手段とを備えた装置。
【請求項６５】発生手段からのコマンドに従って作動
可能な周辺機器と、ローカルバス上のコマンドおよびグラフィックデータを
受信し、コマンドおよびグラフィックデータを周辺機器
へ送り、かかるコマンドおよびグラフィックデータに従
って周辺機器を作動させるための周辺バス制御手段とを
備えた、請求項６４記載の装置。
【請求項６６】第２メモリの第１部分におけるコマン
ドを第１メモリへ転送し、かかるコマンドに従って第２
メモリの第２部分内のデータを処理するための手段を備
えた、請求項６４記載の装置。
【請求項６７】第１作動関係で発生手段から第１メモ
リへコマンドを転送し、第２作動関係で発生手段から第
２メモリの第１部分へコマンドを転送する制御手段と、通常は第１関係で制御手段を作動させ、メモリがフル状
態となると制御手段を第２関係で作動させ、その後、第
２メモリの第１部分が空状態となると、制御手段を第１
関係で作動させるための手段とを備えた、請求項６６記
載の装置。
【請求項６８】グラフィックユーザーインターフェー
ス手段、第１メモリおよび処理手段が配置された集積回
路チップと、この集積回路チップに配置され、特定の記憶容量を有す
る第３メモリと、第３メモリから第１メモリへコマンドを転送するための
手段とを含み、第２メモリはチップの外に設けられており、更に、通常は第３メモリから第１メモリへコマンドを転
送し、第１メモリ内のコマンドに従ってグラフィックデ
ータを処理し、更に第３メモリから第１メモリへコマン
ドが転送される間、補助記憶手段として第２メモリの第
１部分を作動させるための手段とを備えた、請求項６４
記載の装置。
【請求項６９】第２メモリの第１部分は第３メモリの
特定の記憶容量よりも多い記憶容量を有し、発生手段からローカルバスを通し第３メモリへ、次に第
３メモリから第１メモリへコマンドを送り、第１メモリ
がコマンドでフル状態になると、第３メモリから第２メ
モリの第１部分へ、次に第３メモリへコマンドを送るた
めの手段が含まれた、請求項６４記載の装置。
【請求項７０】コマンドおよびグラフィックデータに
従って作動可能な周辺機器と、ローカルバス上のコマンドおよびグラフィックデータを
受信し、これらコマンドおよびグラフィックデータを周
辺機器へ送り、かかるコマンドおよびグラフィックデー
タに従って周辺機器を作動させるための周辺バス制御手
段を備えた、請求項６９記載の装置。
【請求項７１】コマンドおよびグラフィックデータを
発生するための手段と、発生手段からのグラフィックデータを記憶するための第
１メモリと、発生手段からのコマンドおよび第１メモリからのグラフ
ィックデータを受信するための周辺バス制御装置と、発生手段からのコマンドおよび第１メモリからのグラフ
ィックデータを周辺バス制御装置へ送るためのローカル
バスと、第１メモリの第１部分にコマンドをホールドし、第２メ
モリの第２部分にグラフィックデータをホールドするた
めの第２メモリと、第２メモリの第１部分との間でコマンドを転送し、第２
メモリの第２部分との間でグラフィックデータを転送す
るためのグラフィックユーザーインターフェース手段
と、周辺バス制御手段内のコマンドおよびデータをグラフィ
ックユーザーインターフェース手段へ転送するための周
辺バスと、第１メモリ内および第２メモリの第１部分内のコマンド
に従って、第２メモリの第２部分内のグラフィックデー
タを処理するための手段とを備えた装置。
【請求項７２】グラフィックユーザーインターフェー
ス手段が配置された集積回路チップと、この集積回路チップ上に配置された第３メモリとを備
え、第１メモリは特定の容量を有し、第３メモリから第１メモリへコマンドを転送し、第２メ
モリ内のコマンドに従ってグラフィックデータを処理
し、第１メモリおよび第３メモリ内の容量のほかに第２
メモリの第１部分に補助容量を与えるための手段を備え
た、請求項７１記載の装置。
【請求項７３】第２メモリの第１部分は第１メモリの
特定の容量よりも多い容量を有し、通常は発生手段からローカルおよび周辺バスを通して第
３メモリにコマンドを送り、第１メモリの特定の記憶容
量がコマンドでフル状態となると発生手段からローカル
および周辺バスを通して第３メモリへコマンドを送り、
次に第１メモリの第１部分、次に第１メモリへコマンド
を送るための手段が設けられている、請求項７２記載の
装置。
【請求項７４】発生手段からローカルおよび周辺バス
を通した第３メモリへのコマンドの通過を再開し、次に
発生手段からローカルおよび周辺バスを通した第３メモ
リへのコマンドの通過が開始した後は第１メモリへ通過
させ、次に第２メモリの第１部分へ送り、第２メモリ内
の第１部分内のコマンドが空になった後は第１メモリへ
コマンドを送るための手段を含む、請求項７３記載の装
置。
【請求項７５】周辺バス上のコマンドに従って作動可
能な、周辺機器と共に使用するための、請求項７４記載
の装置であって、第１および第２作動状態を有するレディラインと、レデ
ィラインが第２状態の時に周辺バスから周辺機器へのコ
マンドの通過を阻止し、レディラインが第１状態の時に
周辺バス上のコマンドを周辺機器へ送るための手段と、第２メモリの第１部分がコマンドでフル状態になると、
レディラインを第２作動状態にするための手段と、第３メモリに更にコマンドが送られた時、およびレディ
ラインが第２状態で作動した後は、レディラインを第２
状態で作動させるための手段を含む装置。
【請求項７６】コマンドおよびグラフィックデータを
発生するための手段と、発生手段からのコマンドおよびグラフィックデータを受
信するためのローカルバスと、ローカルバスに接続され、ローカルバスからのコマンド
およびグラフィックデータの通過を制御するための周辺
バス制御手段と、周辺バス制御手段に接続され、コマンドを受信するため
の周辺バスと、周辺バスに接続され、グラフィックデータを記憶するた
めの第１部分および発生手段からのコマンドを記憶する
ための第２部分を含む共用メモリを備え、この共用メモ
リはデータおよびコマンドをこのメモリとの間で転送す
るための周辺バスに接続されており、周辺バスと共用メモリの第２部分との間でコマンドを転
送し、周辺バスと共用メモリの第１部分との間でグラフ
ィックデータを転送するためのグラフィックユーザーイ
ンターフェース手段と、共用メモリの第２部分からのコマンドに従って共用メモ
リの第１部分からのグラフィックデータを処理するため
の手段とを備えた装置。
【請求項７７】グラフィックユーザーインターフェー
ス手段および共用メモリに接続され、グラフィックユー
ザーインターフェース手段と共用メモリとの間でグラフ
ィックデータおよびコマンドを転送するための別のバス
を備え、処理手段はグラフィックユーザーインターフェース手段
に含まれる、請求項７６記載の装置。
【請求項７８】グラフィックユーザーインターフェー
ス手段に含まれ、第２メモリを提供するための手段と、発生手段から第２メモリへコマンドを送るための手段
と、第２メモリがフル状態になった時、第２メモリに対する
補助メモリとして共用メモリの第２部分を使用する手段
とを備えた、請求項７７記載の装置。
【請求項７９】第２メモリを提供するよう、グラフィ
ックユーザーインターフェース手段に設けられた手段
と、第１および第２作動関係を有し、第１関係では発生手段
から第２メモリへコマンドを送り、第２メモリからのか
かるコマンドに従ってグラフィックデータを処理するよ
う作動し、更に第２関係では発生手段から共用メモリの
第２部分、次に第２メモリへコマンドを送り、第２メモ
リからのコマンドに従ってグラフィックデータを処理す
るよう作動する制御手段と、第１関係および第２関係の個々において、制御手段を制
御しながら作動させるための手段とを備えた、請求項７
６記載の装置。
【請求項８０】第２メモリがフル状態となると、制御
手段の作動を第１関係から第２関係へ変更するための手
段と、共用メモリの第２部分が空になると、制御手段の作動を
第２関係から第１関係へ変更するための手段とを備え
た、請求項７９記載の装置。
【請求項８１】集積回路チップを含み、グラフィックユーザーインターフェース手段および第２
メモリはこの集積回路チップ上に配置されており、共用
メモリおよび周辺バス制御手段はチップの外に配置され
ている、請求項７８記載の装置。
【請求項８２】グラフィックユーザーインターフェー
ス手段および共用メモリに接続され、グラフィックユー
ザーインターフェース手段と共用メモリとの間でグラフ
ィックデータおよびコマンドを転送するための追加バス
と、集積回路チップとを備え、グラフィックユーザーインターフェース手段および第２
メモリはこの集積回路チップ上に配置されており、共用
メモリおよび周辺バス制御手段はチップの外に配置され
ている、請求項７９記載の装置。
【請求項８３】コマンドおよびグラフィックデータを
発生するための手段と、発生手段からのコマンドおよびグラフィックデータを受
信するための第１バスと、発生手段に作動的に結合されており、第１バスからのコ
マンドおよびグラフィックデータを制御しながら通過さ
せるための周辺制御手段と、周辺バス制御手段に接続され、周辺制御手段からのコマ
ンドおよびグラフィックデータを受信するための周辺バ
スと、周辺バスに接続され、周辺バスと共用メモリの第１部分
との間でコマンドを転送するための第１部分を含み、周
辺バスと共用メモリの第２部分との間でグラフィックデ
ータを転送するための第２部分を含む共用メモリと、周辺バスに接続され、周辺バスと共用メモリの第１部分
との間でコマンドを制御しながら転送し、更に周辺バス
と共用メモリの第２部分との間でグラフィックデータを
制御しながら転送するためのグラフィックユーザーイン
ターフェース手段と、周辺バスに接続され、共用メモリの第１部分から周辺バ
スに転送されたコマンドに従って共用メモリの第２部分
から周辺バスへ転送されたグラフィックデータを処理す
るための手段とを備えた装置。
【請求項８４】グラフィックユーザーインターフェー
ス手段は第２メモリを含み、更に、発生手段から第２メモリへコマンドを送り、かか
るコマンドに従って共用メモリの第２部分内のグラフィ
ックデータを処理するための手段とを備えた、請求項８
３記載の装置。
【請求項８５】共用メモリの第１部分へコマンドを送
り、次に第２メモリがフル状態となると第２メモリへコ
マンドを送るための手段を含む、請求項８４記載の装
置。
【請求項８６】グラフィックユーザーインターフェー
ス手段は周辺バスに接続されており、更に集積回路チップが設けられ、グラフィックユーザーインターフェース手段および処理
手段はチップに配置されており、共用メモリおよび周辺バス制御手段はチップの外に配置
されている、請求項８３記載の装置。
【請求項８７】グラフィックユーザーインターフェー
ス内に含まれ、第１および第２の作動状態を有し、第１
状態では第２メモリにコマンドを送り、第２メモリから
のコマンドに従ってグラフィックデータを処理するよう
作動し、第２状態では共用メモリの第２部分、次に第２
メモリにコマンドを送って第２メモリからのコマンドに
従いグラフィックデータを処理するよう作動する制御手
段と、通常は第１状態で上記制御手段を作動させ、第２
メモリがコマンドでフル状態となった時、上記制御手段
を第２上記に作動させるための手段を備えた、請求項８
５記載の装置。
【請求項８８】共用メモリの第２部分は第２メモリよ
りも多い容量を有し、共用メモリの第２部分が空とな
ると制御手段の作動を第２状態から第１状態へ変更する
ための手段を備え、グラフィックユーザーインターフェース手段は周辺バス
に接続されており、集積回路チップを含み、グラフィックユーザーインターフェース手段、第２メモ
リおよび処理手段は集積回路チップ上に配置されてお
り、共用メモリおよび周辺バス制御手段はチップの外に
配置されている、請求項８７記載の装置。
【請求項８９】グラフィックユーザーインターフェー
ス手段が配置された集積回路チップと、集積回路チップ上に配置され、特定の記憶容量を有し、
周辺バスからのコマンドを受けるようグラフィックユー
ザーインターフェース手段に作動的に結合された第２メ
モリと、周辺バスから第２メモリにコマンドを転送し、かかるコ
マンドに従ってグラフィックデータを処理し、第２メモ
リの記憶容量のほかの補助記憶容量が得られるように共
用メモリの第１部分を作動させる手段とを備えた、請求
項８３記載の装置。
【請求項９０】コマンドを発生するための第１手段
と、集積回路チップと、グラフィックデータを記憶するためのチップの外に配置
された第２手段と、集積回路チップに配置され、第１および第２端部を有
し、特定の遅延を行うシフトレジスタを構成し、第１手
段からのコマンドを受信し、これらコマンドが第３手段
を通過するようにし、特定の遅延の後に第２端部からコ
マンドを送るための第３手段と、集積回路チップに配置され、第３手段からのコマンドに
従って第２手段からのグラフィックデータを処理するた
めの第４手段とを備えた装置。
【請求項９１】第２手段は第１部分にグラフィックデ
ータを記憶し、この第１部分と異なる第２部分にビデオ
データも記憶するようになっており、更に、第３手段からのコマンドに従って特定の時間でグ
ラフィックデータを処理し、第１の特定時間と異なる第
２の特定時間でビデオデータを処理するための第５手段
とを備えた、請求項９０記載の装置。
【請求項９２】第１手段および第２手段に接続された
ホストバスと、第２手段および第３手段に接続されており、第２手段と
第３手段との間でコマンドおよびグラフィックデータを
転送するための第２バスとを備えた、請求項９０記載の
装置。
【請求項９３】第１手段および第２手段に接続された
ホストバスと、第２手段および第３手段に接続され、第２手段と第３手
段との間でコマンドおよびグラフィックデータを転送す
るための第２バスと、ホストバスに接続され、ホストバス上のコマンドに従っ
て制御を行うための周辺バス制御手段と、周辺バス制御手段に制御手段され、周辺バス制御手段か
らの制御信号に従って作動するための周辺機器とを備
え、第３手段は第４手段内に含まれる、請求項９１記載の装
置。
【請求項９４】第３手段は第４手段に含まれ、発生手段に接続されたローカルバスと、ローカルバス上のコマンドに従って制御信号を発生する
ための周辺バス制御手段と、周辺バス制御手段および第４手段に接続されたホストバ
スと、第４手段および第２手段に接続され、第３手段からのコ
マンドに従ってグラフィックデータを処理するための付
加的バスとを備えた、請求項９０記載の装置。
【請求項９５】周辺バス制御手段に接続され、周辺バ
ス制御手段からの制御信号に従って作動するための周辺
機器を含み、第３手段は第４手段に含まれる、請求項９４記載の装
置。
【請求項９６】第２手段は第１部分にグラフィックデ
ータを記憶し、この第１部分と異なる第２部分にビデオ
データも記憶するようになっており、更に、第３手段からのコマンドに従って特定の時間でグ
ラフィックデータを処理し、第１の特定時間と異なる第
２の特定時間でビデオデータを処理するための第５手段
とを備えた、請求項９０記載の装置。
【請求項９７】発生手段からのコマンドを制御するた
めの周辺バス制御手段と、周辺バス制御手段、第２手段、第３手段および第４手段
に接続され、周辺バス制御手段から第３手段へコマンド
を送り、第３手段からのコマンドに従って第２手段から
のグラフィックデータを処理するためのホストバスとを
備えた、請求項９０記載の装置。
【請求項９８】ホストバスに接続され、周辺バス制御
手段からのコマンドに従って作動するための周辺機器を
含み、第３手段は第４手段に含まれる、請求項９７記載
の装置。
【請求項９９】グラフィックデータは第２手段の第１
部分に記憶されており、更に、第２手段の第１部分と異なる第２手段の第２部分
に発生手段からのコマンドを記憶し、第３手段がフル状
態となった時に第３手段に対する補助記憶容量として使
用するための手段とを含む、請求項９０記載の装置。
【請求項１００】第２手段の第２部分のコマンドが空
になった時、第２手段の第２部分の追加容量として使用
することを中止するための手段を含む、請求項９９記載
の装置。
【請求項１０１】グラフィックデータは第２手段の第
１部分に記憶されており、更に、第２手段の第１部分と異なる第２手段の第２部分
に発生手段からのコマンドを記憶し、第３手段がフル状
態となった時に第３手段に対する補助記憶容量として使
用するための手段とを含む、請求項９４記載の装置。
【請求項１０２】第２手段の第２部分のコマンドが空
になった時、第２手段の第２部分の追加容量として使用
することを中止するための手段を含む、請求項１０１記
載の装置。
【請求項１０３】グラフィックデータは第２手段の第
１部分に記憶されており、更に、第２手段の第１部分と異なる第２手段の第２部分
に発生手段からのコマンドを記憶し、第３手段がフル状
態となった時に第３手段に対する補助記憶容量として使
用するための手段とを含む、請求項９７記載の装置。
【請求項１０４】第２手段の第２部分のコマンドが空
になった時、第２手段の第２部分の追加容量として使用
することを中止するための手段を含む、請求項１０３記
載の装置。
【請求項１０５】グラフィックデータは第２手段の第
１部分に記憶されており、更に、第２手段の第１部分と異なる第２手段の第２部分
に発生手段からのコマンドを記憶し、第３手段がフル状
態となった時に第３手段に対する補助記憶容量として使
用するための手段と、第２手段の第２部分のコマンドが空になった時、第２手
段の第２部分の追加容量として使用することを中止する
ための手段を含む、請求項９３記載の装置。