JPS6336401A - プロセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は中央演算装置からプロセス入出力装置へアク
セスする場合に、上記中央演算装置と上記プロセス入出
力装置との間のデータ転送を、バッファメモリを介して
またはバイパスして実施するプロセス制御装置に関する
ものである。

〔従来の技術〕

第２図は例えば特開昭５５−３９９３３号公報に示され
た従来のプロセス制御装置を示すブロック接続図であシ
、図において、１は中央演算装置（以下ＣＰＵという）
、２はＣＰＵＩのプログラムを格納するとともに、演算
処理用のテンポラリ表データを格納するメモリ、３はＣ
ＰＵ１のプログラム処理の設定やプロセス入出力装置の
状態確認等に使用されるプログラミングメンテナンス装
置、４はシステムバスのアドレスコントロール信号バス
、５はシステムバスのデータ信号バス、６は制御回路７
とバッファメモリ８を有するプロセス制御部、９は制御
回路７からバッファメモリ８に出力されるコントロール
信号、１０は制御回路７と後述するプロセス入出力装置
１２との間で使用されるプロセス入出力バス（以下ＰＩ
Ｄパスと称する）のアドレスコントロール信号、１はバ
ッファメモリ８を介在し入出力されるＰＩＤバスのデー
タ信号、１２はプロセス入出力装置、１３はプロセス入
出力装置１２からの入力要求信号である。

次に動作について説明する。プロセス入出力装置１２は
一定周期毎またはランダムに入力要求信号１３を出力す
ることにより、プロセス制御部６内の制御回路７へ起動
をかける。この制御回路７はアドレスコントロール信号
１０を出力し、プロセス入出力装置１２ヘアクセスする
とともに、プロセス入出力装置１２がデータ信号１１を
出力する。つまシ、上記アドレスコントロール信号１０
のアドレスに対応したデータ信号１１を、コントロール
信号９の出力時にバッファメモリ８に格納する。また、
ＣＰＵ１はメモリ２に格納されているプログラムに応じ
て演算処理を行っておシ、この演算に必要な入力データ
は、アドレスコントロール信号バス４のアドレスコント
ロール信号を用いて制御回路７へ起動をかけることによ
って、上記バッファメモリ８からデータ信号バス５に出
力されるデータ信号である。逆に、ＣＰＵＩがプロセス
入出力装置１２ヘデータ出力する場合は、入力処理と同
様にＣＰＵ　１がバッファメモリ８へ出力データを書込
み、プロセス制御部６の制御回路７に転送起動をかける
ことによシ、制御回路７のコントロール信号に従って、
バッファメモリ８に書込んだ上記出力データを、プロセ
ス入出力装置１２へ出力する。また、プログラミングメ
ンテナンス装置３がプロセス入出力装置１２ヘアクセス
する場合も同様な処理となる。

〔発明が解決しようとする問題点〕

従来のプロセス制御装置は以上のように構成されている
ので、プロセス制御部６がプロセス入出力装置１２とデ
ータ転送を実施している間は、プログラミングメンテナ
ンス装置３からのプロセス入出力装置１２ヘデータ転送
が実施できないため、このプログラミングメンテナンス
装置３への応答が遅くなるなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ＣＰＵ１がプロセス制御部６のバッファメモ
リ８を介在させてプロセス入出力装置１２ヘデータ転送
できるとともに、プログラミングメンテナンス装置３が
バッファメモリ８を介在しないで、直接プロセス入出力
装置１２ヘデータ転送できるプロセス制御装置を得るこ
とを目的とする。

〔問題点を解決するための手段〕

この発明に係るプロセス制御装置は、システムバスのア
ドレスコントロール信号ハスおヨＵ　ｆ　−夕信号バス
に、それぞれ中央演算装置およびプログラミングメンテ
ナンス装置を接続し、これらに接続されたプロセス制御
部によって、プロセス入出力装置へのデータ信号の転送
を制御し、転送用の磐号データを上記プロセス制御部に
設けたバッファメモリに格納したり、その信号データを
転送バスによシ上記バッファメモリをバイパスして直接
プロセス入出力装置へ転送したシするとともに、上記バ
ッファメモリへの転送バスへのデータ転送要求よシも転
送バスを通じたデータ転送要求を優先させる信号を競合
回路から出力させ、この競合回路の出力信号に従って、
選択回路によシ上記データ転送要求のいずれかを選択で
きるような構成としたものである。

〔作　用〕　・ この発明における競合回路は、プログラミングメンテナ
ンス装置からのアクセス要求コントロール信号が有意の
場合には、ロック信号を出力してバッファメモリ制御用
の制御回路の動作を中断させるとともに、選択回路を制
御してアドレスコントロール信号バスのアドレスコント
ロール信号およびデータ信号バスのデータ信号を選択さ
せ、上記プログラミングメンテナンス装置からのアクセ
ス要求を先行して実施させるように作用する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１４はプログラミングメンテナンス装置３
からのアクセス要求コントロール信号、１５は制御回路
７から出力されるバッファメモリ転送要求信号で、シス
テムのアドレスコントロール信号バス４からのアクセス
信号とプロセス入出力装置１２からのアクセス要求信号
１３とがともに有意のとき、有意となる。１６はアクセ
ス要求コントロール信号１４およびバッファメモリ転送
要求信号の競合回路で、バッファメモリ転送要求信号１
５が有意であっても、アクセス要求コントロール信号１
４が優先される。１７は競合回路１６から出力される選
択信号、１８は第１の選択回路で、選択信号１７が−１
のとき制御回路７からのアドレスコントロール信号を、
選択信号１７が１１１１のときシステムバスのアドレス
コントロール信号をそれぞれ選択する。１９は第２の選
択回路で、選択信号１７がＩ□Ｉｔのときバッファメモ
リ８からのデータを、選択信号１７が１１１のときシス
テムバスからのデータ信号をそれぞれ選択する。２０は
競合回路１６から出力されるロック信号で、このロック
信号は制御回路７の動作を中断させる。

次に動作について説明する。まず、ＣＰＵ１がプロセス
装置１２のデータを取υ込む場合は、プロセス制御部６
に対してアドレスコントロール信号バス４からのアドレ
スコントロール信号を用いて、プロセス制御部６内の制
御回路７へ起動をかける。

これによシ、制御回路７が動作してコントロール信号９
を出力し、バッファメモリ８内に格納したデータ信号が
データ信号バス５へ出力される。このとき、バッファメ
モリ８内のデータ信号は以下に示す処理で予め貯えられ
る。すなわち、プロセス入出力装置１２から一定周期ま
たはランダムに出力される入力要求信号１３によシ、制
御回路７が競合回路１６へバッファメモリ転送要求信号
１５を出力する。この競合回路１６はプログラミングメ
ンテナンス装置３からのアクセス要求コントロール信号
１４が無意の条件で、選択信号１７としてＯｌを出力す
る。このため第１の選択回路１８は制御回路７からのア
ドレスコントロール信号を選択し、選択回路１９はバッ
ファメモリ８を選択する。このため、プロセス入出力装
置１２がデータ信号１１をバッファメモリ８に格納する
。

次に、プログラミングメンテナンス装置３からのアクセ
ス要求コントロール信号１４が有意となると、競合回路
１６が入力処理の転送を中断させるロック信号２０を有
意で出力するとともに、選択信号１７をＩｌｌ′とする
。？Ｃのため、第１の選択回路１８はアドレスコントロ
ール信号バス４のアドレスコントロール信号を選択し、
第２の選択回路１９はデータ信号バス５のデータ信号を
選択し、これらによってプログラミングメンテナンス装
置３からのアクセス要求を先行して実施する。こうして
、プログラミングメンテナンス装置３からのアクセス要
求が終了すれば、競合回路１６はロック信号２０ｔ−無
意とし、選択信号１７をＩＩＯ″として、これまで中断
させていた上記の入力処理を再開させる。また、出力処
理の転送においても、同様の処理となる。すなわち、Ｃ
ＰＵ　１がプロセス入出力装置１２ヘデータを出力する
場合には、プロセス制御装置６に対してアドレスコント
ロール信号を用いて制御回路７に起動をかけ、制御回路
７が出力するコントロール信号に従って、ＣＰＵＩがら
バッファメモリ８に書込んだ出力データをプロセス入出
力装置１２へ出力する。一方、プログラミングメンテナ
ンス装置３からのアクセスコントロール信号１４が有意
となると、競合回路１４のロック信号を有意とし、第１
の選択回路１８はアドレスコントロール信号を選択し、
第２の選択回路１９はデータバスのデータ信号を選択し
、これによってプログラミングメンテナンス装置３から
のアクセス要求を先行し、プロセス入出力装置１２への
データ出力を行う。

なお、上記実施例では、ＣＰＵＩを１台、プログラミン
グメンテナンス装置３を１金膜は念場合について示した
が、ＣＰＵＩが複数台とプログラミングメンテナンス装
置３が複数台であってもよく、上記実施例と同様の効果
を奏する。

〔発明の効果〕

以上のように、この発明によれば、プログラミングメン
テナンス装置からプロセス入出力装置へアクセスする場
合は、バッファメモリをパイパスするように構成すると
ともに、バッファメモリを介在させたデータ転送中であ
っても、プログラミングメンテナンス装置からのアクセ
スを優先させるように構成したので、プログラミングメ
ンテナンス装置のアクセス応答が高速となるものが得ら
れる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるプロセス制御装置を
示すブロック接続図、第２図は従来のプロセス制御装置
を示すブロック接続図である。 １は中央演算装置（ＣＰＵ）、２はメモリ、３はプログ
ラミングメンテナンス装置、４はアドレスコントロール
信号バス、５はデータ信号バス、６はプロセス制御部、
７は制御回路、８はバッファメモリ、９はコントロール
信号、１０はアドレスコントロール信号、１１はデータ
信号、１２はプロセス入出力装置、１３は入力要求信号
、１４はアクセス要求コントロール信号、１５はバッフ
ァメモリ転送要求信号、１６は競合回路、１７は選択信
号、１８は第１の選択回路、１９は第２の選択回路、２
０はロック信号。 な２１図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. システムバスのアドレスコントロール信号バスおよびデ
   ータ信号バスに接続された中央演算装置およびプログラ
   ミングメンテナンス装置と、上記中央演算装置およびプ
   ログラミングメンテナンス装置のそれぞれに接続されて
   、プロセス入出力装置へのデータ信号の転送を制御する
   プロセス制御部と、このプロセス制御部に設けられ、転
   送用のデータ信号を格納するバッファメモリと、このバ
   ッファメモリをバイパスしてその信号データを直接上記
   プロセス入出力装置へ転送する転送バスと、上記バッフ
   ァメモリへのデータ転送要求に対し、このバッファメモ
   リをバイパスするデータ転送要求を優先させる信号を出
   力する競合回路と、この競合回路の出力信号に従つて上
   記２つのデータ転送要求のいずれかを選択する選択回路
   とを備えたプロセス制御装置。