JPH01248264A - システムバス競合制御方式 - Google Patents
システムバス競合制御方式Info
- Publication number
- JPH01248264A JPH01248264A JP7431388A JP7431388A JPH01248264A JP H01248264 A JPH01248264 A JP H01248264A JP 7431388 A JP7431388 A JP 7431388A JP 7431388 A JP7431388 A JP 7431388A JP H01248264 A JPH01248264 A JP H01248264A
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- JP
- Japan
- Prior art keywords
- input
- system bus
- dma transfer
- dma
- control device
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 5
- 230000004913 activation Effects 0.000 claims description 2
- 208000033748 Device issues Diseases 0.000 claims 1
- 230000004044 response Effects 0.000 description 5
- 238000004891 communication Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、残りのシステムバスによるプログラム転送ｔ
−許容しつつも、一部のシステムバスによっては同時［
ＤＭＡ転送が可能とされたシステムバス競合制御方式に
関するものである。
−許容しつつも、一部のシステムバスによっては同時［
ＤＭＡ転送が可能とされたシステムバス競合制御方式に
関するものである。
これまでにあっては、何れかのバスマスタがシステムバ
スを介し他の装置をアクセスしている際、他装置からの
ＤＭＡ転送要求は、そのバスマスタでの実行中の仕事を
一旦中止させシステムバスから完全に切り離さなければ
受は付けされないようになっている。なお、特開昭６２
−１６１２９５号公報ではシステムバス構成のプロセッ
サ間通信について論じられているが、システムバス上に
は１つのバスマスクしか許可されていないものとなって
いる。
スを介し他の装置をアクセスしている際、他装置からの
ＤＭＡ転送要求は、そのバスマスタでの実行中の仕事を
一旦中止させシステムバスから完全に切り離さなければ
受は付けされないようになっている。なお、特開昭６２
−１６１２９５号公報ではシステムバス構成のプロセッ
サ間通信について論じられているが、システムバス上に
は１つのバスマスクしか許可されていないものとなって
いる。
これまでにあっては、システムバスを介しての主制御装
置（処理装置）によるプログラム転送と、他装置間での
ＤＭＡ転送との同時実行は許されておらず、何れか一方
の転動作を許可する場合には他方の転送動作は必ず中止
されなければならず、処理システム全体としての処理能
力向上が図れないものとなっている。
置（処理装置）によるプログラム転送と、他装置間での
ＤＭＡ転送との同時実行は許されておらず、何れか一方
の転動作を許可する場合には他方の転送動作は必ず中止
されなければならず、処理システム全体としての処理能
力向上が図れないものとなっている。
本発明の課題は、プログラム転送とＤＭＡ転送とを同時
に実行することで、処理システムでの処理効率が向上可
とされるシステムバス競合制御方式を得るにある。
に実行することで、処理システムでの処理効率が向上可
とされるシステムバス競合制御方式を得るにある。
上記課題は、何れかの入出力制御装置からの、メモリ装
置との間でのＤＭＡ転送要求にもとづき、システムバス
の一部をＤＭＡ転送用に供することで達成される。
置との間でのＤＭＡ転送要求にもとづき、システムバス
の一部をＤＭＡ転送用に供することで達成される。
何れかの入出力制御装置よりＤＭＡ転送要求があっ九場
合、その要求信号によって主制御装置と、これと通信中
の他の入出力制御装置とではデータバスの一部が解放さ
れるようになっている。この後は主制御装置によるＤＭ
Ａ転送起動制御下に、解放状態にある一部のデータバス
を介しＤＭ人転送要求元入出力制御装置とメモリ装置間
でＤＭＡ転送が行なわれるようになっているものである
。
合、その要求信号によって主制御装置と、これと通信中
の他の入出力制御装置とではデータバスの一部が解放さ
れるようになっている。この後は主制御装置によるＤＭ
Ａ転送起動制御下に、解放状態にある一部のデータバス
を介しＤＭ人転送要求元入出力制御装置とメモリ装置間
でＤＭＡ転送が行なわれるようになっているものである
。
ＤＭＡ転送中残りのシステムバス上では主制御装置によ
る他の入出力制御装置との間のプログラム転送も可能と
されていることから、処理システム全体としての処理効
率向上が図れるものである。
る他の入出力制御装置との間のプログラム転送も可能と
されていることから、処理システム全体としての処理効
率向上が図れるものである。
以下、本発明を添附し九図により説明する。
図は本発明に係る処理システムの一例でのシステム構成
を示し念ものである。これによると主制御装置１は５２
ビツト糸のマイクロプロセッサ２を主要素として構成さ
れており、マイクログロセッ？２はスレーブデバイスか
らのデータサイズ制御応答信号２３によりデータ転送サ
イズが変更可能となっている。また、メモリ装置１１は
ＤＭＡ制御装［１２およびメモリ１５を主要素として構
成され、更に入出力制御装置２１は５２ビツトデータア
クセス可能なものとして、他の入出力制御装＠３１は１
６ビツトデータアクセス可能なものとなっている。これ
らメモリ装置１１や入出力制御装置２１．３１はマイク
ロプロセッサ２のデータバス４．アドレスバス３および
制御バスからなるシステムバス７を介し主制御装置１に
収容され友ものとなっている。
を示し念ものである。これによると主制御装置１は５２
ビツト糸のマイクロプロセッサ２を主要素として構成さ
れており、マイクログロセッ？２はスレーブデバイスか
らのデータサイズ制御応答信号２３によりデータ転送サ
イズが変更可能となっている。また、メモリ装置１１は
ＤＭＡ制御装［１２およびメモリ１５を主要素として構
成され、更に入出力制御装置２１は５２ビツトデータア
クセス可能なものとして、他の入出力制御装＠３１は１
６ビツトデータアクセス可能なものとなっている。これ
らメモリ装置１１や入出力制御装置２１．３１はマイク
ロプロセッサ２のデータバス４．アドレスバス３および
制御バスからなるシステムバス７を介し主制御装置１に
収容され友ものとなっている。
ここで主制御装置１と入出力制御装置２１とが５２ビツ
トデータバスを介しプログラムによってデータ通信中に
入出力制御装置５１からＤＭＡ転送要求があった場合を
想定すれば、入出力制御装置３１からのＤＭＡ要求信号
３２は割込制御装置６を介しマイクロプロセッサ２に割
り込むとともに、データサイズ制御応答装置２２を介し
１６ビツトデータ転送要求に係るデータサイズ制御応答
信号２５として、ＤＭＡ転送終了圧至るまでマイクロプ
ロセッサ２に与えられるようになっている。
トデータバスを介しプログラムによってデータ通信中に
入出力制御装置５１からＤＭＡ転送要求があった場合を
想定すれば、入出力制御装置３１からのＤＭＡ要求信号
３２は割込制御装置６を介しマイクロプロセッサ２に割
り込むとともに、データサイズ制御応答装置２２を介し
１６ビツトデータ転送要求に係るデータサイズ制御応答
信号２５として、ＤＭＡ転送終了圧至るまでマイクロプ
ロセッサ２に与えられるようになっている。
ＤＭＡ要求信！３２によってはまた主制御装置１および
入出力制御装置２１内の下位データ接続装置５がシステ
ムバス７かも切り離されるとともに、メモリ装置１１内
においてはアドレス切替装［１７を介しアドレスセレク
メ１６が制御され、ＤＭＡ制御装置１２からのＤＭＡア
ドレスバス１４を介するＤＭＡアドレスがメモリ１５に
入力されるべく設定されるものとなっている。
入出力制御装置２１内の下位データ接続装置５がシステ
ムバス７かも切り離されるとともに、メモリ装置１１内
においてはアドレス切替装［１７を介しアドレスセレク
メ１６が制御され、ＤＭＡ制御装置１２からのＤＭＡア
ドレスバス１４を介するＤＭＡアドレスがメモリ１５に
入力されるべく設定されるものとなっている。
さて、割込みを受は付は之マイクロプロセッサ２ではシ
ステムバス７を介しメモリ装置１１内のＤＭＡ制御装置
１２に、ＤＭＡ転送に必要とされるＤＭＡ転送開始メモ
リアドレスやデータ転送数などを設定し、ＤＭＡ制御装
置１２に起動をかけた後は、上位データバスＤＩ６〜Ｄ
３１を介し入出力制御装＠２１とのデータ通信を再開す
るところとなるものである。一方、起動され次ＤＭＡ制
御装置１２かもの、ＤＭＡ転送用の読出や書込、応答信
号等からなるＤＭＡ制御信号１３によっては、下位デー
タバスＤＯ〜Ｄ１５を介しメモリ装［１１と入出力制御
装置５１間でＤＭＡによるデータ転送が行なわれるとこ
ろとなるわけである。
ステムバス７を介しメモリ装置１１内のＤＭＡ制御装置
１２に、ＤＭＡ転送に必要とされるＤＭＡ転送開始メモ
リアドレスやデータ転送数などを設定し、ＤＭＡ制御装
置１２に起動をかけた後は、上位データバスＤＩ６〜Ｄ
３１を介し入出力制御装＠２１とのデータ通信を再開す
るところとなるものである。一方、起動され次ＤＭＡ制
御装置１２かもの、ＤＭＡ転送用の読出や書込、応答信
号等からなるＤＭＡ制御信号１３によっては、下位デー
タバスＤＯ〜Ｄ１５を介しメモリ装［１１と入出力制御
装置５１間でＤＭＡによるデータ転送が行なわれるとこ
ろとなるわけである。
以上本発明を説明したが、１６ビツト系の入出力制御装
置相当のものが複数ある場合や他のビット長系の入出力
制御装置が混在する場合であっても、本発明は適用可能
となっている。ＤＭ人転送要求元の入出力制御装置を主
制御装置が適当な方法で特定し得れば、以上述べ九のと
同様にしてＤＭＡ転送を行ない得るものである。
置相当のものが複数ある場合や他のビット長系の入出力
制御装置が混在する場合であっても、本発明は適用可能
となっている。ＤＭ人転送要求元の入出力制御装置を主
制御装置が適当な方法で特定し得れば、以上述べ九のと
同様にしてＤＭＡ転送を行ない得るものである。
以上説明したように本発明によれば、システムバス上で
プログラム転送と、ＤＭＡ転送とが同時に行なわれるこ
とから、処理システムでの処理効率が向上されるといつ
九効果がおる。
プログラム転送と、ＤＭＡ転送とが同時に行なわれるこ
とから、処理システムでの処理効率が向上されるといつ
九効果がおる。
図は、本発明に係る処理システムの一例でのシステム構
成を示す図である。 １・・・主制御装置、２・・・マイクロプロセッサ、５
・・・下位データ接続装置、６・・・割込制御装置、７
・・・システムバス、１１・・・メモ！Ｊｉｆ！、１２
・・・ＤＭＡ制御装置、１５・・・メモリ、１６・・・
アドレスセレクタ、１７・・・アドレス切替装置、２ｊ
、３１・・・入出力制御装置、２２・・・データサイズ
制御応□・１ − 。
成を示す図である。 １・・・主制御装置、２・・・マイクロプロセッサ、５
・・・下位データ接続装置、６・・・割込制御装置、７
・・・システムバス、１１・・・メモ！Ｊｉｆ！、１２
・・・ＤＭＡ制御装置、１５・・・メモリ、１６・・・
アドレスセレクタ、１７・・・アドレス切替装置、２ｊ
、３１・・・入出力制御装置、２２・・・データサイズ
制御応□・１ − 。
Claims (1)
- １、アクセス中のスレーブデバイスによりデータ転送サ
イズが制御可能なプロセッサを搭載してなる主制御装置
にシステムバスを介し、メモリ装置および複数の入出力
制御装置が収容されてなる処理システムでのシステムバ
ス競合制御方式であって、何れかの入出力制御装置より
主制御装置にメモリ装置との間でのＤＭＡ転送要求があ
った場合には、該要求によりシステムバスの一部をＤＭ
Ａ転送用に供した状態で、主制御装置によるＤＭＡ転送
起動制御下に、ＤＭＡ転送要求に係る入出力制御装置と
メモリ装置との間でのＤＭＡデータ転送を、残りのシス
テムバスを介しての主制御装置と他の入出力制御装置と
の間でのプログラムデータ転送を許容しつつ行なうこと
を特徴とするシステムバス競合制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7431388A JPH01248264A (ja) | 1988-03-30 | 1988-03-30 | システムバス競合制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7431388A JPH01248264A (ja) | 1988-03-30 | 1988-03-30 | システムバス競合制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01248264A true JPH01248264A (ja) | 1989-10-03 |
Family
ID=13543508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7431388A Pending JPH01248264A (ja) | 1988-03-30 | 1988-03-30 | システムバス競合制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01248264A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6654836B1 (en) | 2000-06-20 | 2003-11-25 | International Business Machines Corporation | Dual master device for improved utilization of a processor local bus |
-
1988
- 1988-03-30 JP JP7431388A patent/JPH01248264A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6654836B1 (en) | 2000-06-20 | 2003-11-25 | International Business Machines Corporation | Dual master device for improved utilization of a processor local bus |
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