JPH0473184B2 - - Google Patents

Info

Publication number
JPH0473184B2
JPH0473184B2 JP7494086A JP7494086A JPH0473184B2 JP H0473184 B2 JPH0473184 B2 JP H0473184B2 JP 7494086 A JP7494086 A JP 7494086A JP 7494086 A JP7494086 A JP 7494086A JP H0473184 B2 JPH0473184 B2 JP H0473184B2
Authority
JP
Japan
Prior art keywords
instruction
processor
stop
spu
processors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP7494086A
Other languages
English (en)
Other versions
JPS62231371A (ja
Inventor
Nobuyoshi Sato
Tadahide Komatsu
Mitsuo Sakurai
Shigenori Koyata
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP7494086A priority Critical patent/JPS62231371A/ja
Publication of JPS62231371A publication Critical patent/JPS62231371A/ja
Publication of JPH0473184B2 publication Critical patent/JPH0473184B2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Multi Processors (AREA)

Description

【発明の詳細な説明】 〔概要〕 マルチプロセツサシステムのプロセツサ相互の
起動停止を制御する方法であつて、命令制御専用
プロセツサの1つが他の1つに起動/停止指示命
令を実行する場合、命令制御専用プロセツサの状
態情報を記憶する主たるプロセツサがその状態情
報を参照して起動/停止を仲介制御することによ
つて、命令制御専用プロセツサの命令実行処理を
高速化することが可能となる。
〔産業上の利用分野〕
本発明はマルチプロセツサシステムのプロセツ
サ相互の起動停止を制御する方法に関するもので
ある。
マルチプロセツサシステムは情報処理の速度を
向上させるために、複数のプロセツサで情報処理
を分担して複数のプラグラムを実行するものであ
る。
この場合、プロセツサ相互間に関連動作を必要
とするプラグラムの実行には、円滑にプロセツサ
相互の起動/停止を実行する必要がある。
〔従来の技術〕 第4図は従来のマルチプロセツサシステムの構
成ブロツク図である。
図は2つのプロセツサ(CPU)1,1′から構
成されるシステムである。
MPU2,2′はメモリ4,4′へのアクセス信
号、即ち、チヤネル装置3,3′あるいはプロセ
ツサからの信号を制御するユニツトである。
そして、プロセツサ1からプロセツサ1′を起
動/停止を指示する命令が出された時は、プロセ
ツサ相互間通信を用いて行われる。
即ち、MPU相互間のバス線を用いて、プロセ
ツサ1は起動/停止指示を出し、プロセツサ1′
はその指示を受けて自体の状態をプロセツサ1に
通知する。
プロセツサ1はこの応答を持つて、プロセツサ
1′にその命令を実行する。
〔発明が解決しようとする問題点〕
マルチプロセツサシステムのプロセツサ相互間
が起動/停止を行う場合には上記したように、命
令指示をするプロセツサが、先ず命令を指示され
る相手先のプロセツサの状態を認識する必要があ
る。
そのためにはプロセツサ間の通信が行われ、指
示する側のプロセツサは相手側のプロセツサの応
答が到着するまで動作は停止する。
このプロセツサ間の通信はプロセツサが多くな
るにつれて、同じバス線によつて通信が行われる
ので、データ転送のタイミング、また他のプロセ
ツサ相互間の通信中の待ち等によつて転送時間が
かかることがある。
相手側のプロセツサの状態を認識して、命令の
実行可否が確かめられた後、命令の指示が再びバ
スを通じて行われることになり、状態確認から実
行までの時間がかかる。
本発明はこのような点に鑑みて創作されたもの
であつて、プロセツサ相互間の起動/停止を迅速
に行う方法を提供することを目的としている。
〔問題点を解決するための手段〕
上記問題点を解決するために、複数の命令制御
専用プロセツサを主たるプロセツサに接続し、主
たるプロセツサはすべての命令制御専用プロセツ
サの状態情報を記憶し、その状態情報を参照し
て、命令制御専用プロセツサ相互間に発生する起
動/停止命令を仲介する。
〔作用〕
命令制御専用プロセツサは自らの状態情報を主
たるプロセツサはこの情報を記憶する。
そして、命令制御専用プロセツサは他の命令制
御専用プロセツサに起動/停止を指示しようとす
る場合はその状態情報を相手先の命令制御専用プ
ロセツサと交信することなく、主たるプロセツサ
に命令指示を提示するだけで相手先の命令制御専
用プロセツサが動作することになり、起動/停止
の処理時間を短縮することが可能になる。
〔実施例〕
以下、図面を参照して本発明のマルチプロセツ
サの起動停止制御方法を詳細に説明する。
第1図は本発明の一実施例の構成ブロツク図で
ある。
SPUは主たるプロセツサ(以下System
Processing Unit:SPUと称する)で複数の命令
制御専用プロセツサ(以下Instruction
Processing Unit:IPUと称する)IPU1〜nを制
御し、入出力装置を制御するチヤネルを制御す
る。
SPUは各IPUに対してその動作開始、停止等の
指示を行うことができる。
また、IPUは命令全般を実行することができる
が、入出力制御および一部のシステム制御に関す
る命令は行うことができないが、この場合には、
IPUからSPUへ割り込みを依頼し、SPUはIPUか
らの状態情報によつて処理を行う。
そして、SPUは各IPUの状態、例えば動作中、
停止状態、動作不能、未接続等の状態情報を記憶
している。
ある1つのIPU0が他のIPU1に起動させる命
令を実行する場合を第2図のフローチヤートをに
基づいて説明する。
IPU0は起動させるIPU1の機番をSPUに通知
するためその機番をメモリ4に書き込む。
そして、同時に起動に必要とする情報をセツト
し、SPUへ割り込みを発生させる。
SPUは通知された機番によつて記憶している
そのIPU1の状態情報からIPU1の状態を調べ、
IPU0へ通知する。
IPU0はこの情報を条件コードにセツトしてそ
の命令実行は完了とし、次の命令へと進む。
SPUはIPU0へIPU1の情報を通知の後、その
状態が停止状態ならば、IPU1に対してPSW(シ
ステムの状態情報)等の必要な情報をセツトし、
かつ動作開始を指示する。(例えば、動作開始信
号をオンにする)。
このように、IPU1に起動を指示するIPU0
は、条件コードを受け取ればその命令は完了した
ことになり、次の命令に移行することができ、相
手側の応答を待つ必要がない。
次に、IPU0かIPU1に停止させる命令を実行
するフローチヤートを第3図に示し、このずに基
づいて停止命令を説明する。
IPUは停止させるIPU1の機番をメモリ4にセ
ツトし、SPUに割り込みを発生させて通知する。
SPUは通知された機番によつて記憶している
そのIPU1の状態情報からIPU1の状態を調べ、
IPU0へ通知する。
IPU0はこの情報を条件コードにセツトしてそ
の命令実行は完了し、次の命令へと進む。
SPUはIPU0へIPU1の情報を通知の後、その
状態が動作状態ならば、IPU1に対して動作停止
を指示する(例えば、動作停止信号をオンにす
る)。
IPU1は停止指示を受けると、実行中の命令の
終了時に停止し、SPUに通知する。
SPUは停止指示命令によつてIPUが停止し1た
ことを確認してからIPU0へIPU1が停止したこ
とを通知する。
上記した起動指示と同様に、IPU1に停止を指
示するIPU0は、条件コードを受け取ればその命
令は完了したことになり、次の命令に移行するこ
とができ、相手側の応答を待つ必要がない。
〔発明の効果〕
以上述べてきたように、本発明によれば、プロ
セツサ間の通信を必要とせず効率のよいマルチプ
ロセツサシステムを構成でき、実用的には極めて
有用である。
【図面の簡単な説明】
第1図は本発明のマルチプロセツサの起動停止
制御方法の実施例の構成ブロツク図、第2図は起
動指示のフローチヤート、第3図は停止指示のフ
ローチヤート、第4図は従来例のブロツク図であ
る。 図において、IPUは命令制御専用プロセツサ、
SPUは主たるプロセツサ、3はチヤネル装置で
ある。

Claims (1)

  1. 【特許請求の範囲】 1 複数の入出力装置を制御するチヤネル装置3
    と、 複数の命令制御専用プロセツサ(IPU)と、 すべての前記命令制御専用プロセツサ(IPU)
    の状態情報の記憶し、両者に接続される1つの主
    たるプロセツサ(SPU)とからなり、 前記1つの命令制御専用プロセツサ(IPU)が
    他の1つの命令制御専用プロセツサに起動/停止
    を指示する命令を実行するに際して、前記主たる
    プロセツサに前記指示命令を通知した後で前記主
    たるプロセツサから前記他の1つの命令制御専用
    プロセツサの状態情報を受け取つた後、次の他の
    命令を実行し、 前記主たるプロセツサ(SPU)は前記状態情
    報を参照して、前記他の1つの命令制御専用プロ
    セツサの起動/停止を制御することを特徴とする
    マルチプロセツサの起動停止制御方法。
JP7494086A 1986-03-31 1986-03-31 マルチプロセッサの起動停止制御方法 Granted JPS62231371A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7494086A JPS62231371A (ja) 1986-03-31 1986-03-31 マルチプロセッサの起動停止制御方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7494086A JPS62231371A (ja) 1986-03-31 1986-03-31 マルチプロセッサの起動停止制御方法

Publications (2)

Publication Number Publication Date
JPS62231371A JPS62231371A (ja) 1987-10-09
JPH0473184B2 true JPH0473184B2 (ja) 1992-11-20

Family

ID=13561845

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7494086A Granted JPS62231371A (ja) 1986-03-31 1986-03-31 マルチプロセッサの起動停止制御方法

Country Status (1)

Country Link
JP (1) JPS62231371A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07104837B2 (ja) * 1987-11-25 1995-11-13 富士通株式会社 プロセッサの制御方法

Also Published As

Publication number Publication date
JPS62231371A (ja) 1987-10-09

Similar Documents

Publication Publication Date Title
US4394730A (en) Multi-processor system employing job-swapping between different priority processors
JP2829091B2 (ja) データ処理システム
US4318174A (en) Multi-processor system employing job-swapping between different priority processors
JPH0473184B2 (ja)
JPS6223895B2 (ja)
JPH0145657B2 (ja)
JPS63153635A (ja) デ−タ転送速度指定方式
JPH05233525A (ja) I/o処理装置
JPH01248264A (ja) システムバス競合制御方式
JPS5933558A (ja) 情報処理装置
JPS6336401A (ja) プロセス制御装置
JPH01142962A (ja) データ転送制御方式
JPH03250275A (ja) 1チップマイクロプロセッサ
JPH02176832A (ja) マイクロコンピュータ
JPH0431421B2 (ja)
JPS6084659A (ja) デ−タ処理装置
JPS5831465A (ja) プロセツサ制御方式
JPS61166670A (ja) サ−ビスプロセツサバス切り替え方式
JPH01185733A (ja) 入出力エミュレーション方式
JPH05342021A (ja) マルチタスク計算機
JPS63276162A (ja) マルチプロセッサシステムのプロセッサ起動方式
JPH0424733B2 (ja)
JPH01125653A (ja) 情報処理システム
JPS63245754A (ja) 情報処理システムの入出力制御方式
JPH0133865B2 (ja)

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees