JPH01133107A - シーケンスコントローラ - Google Patents
シーケンスコントローラInfo
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- JPH01133107A JPH01133107A JP29065887A JP29065887A JPH01133107A JP H01133107 A JPH01133107 A JP H01133107A JP 29065887 A JP29065887 A JP 29065887A JP 29065887 A JP29065887 A JP 29065887A JP H01133107 A JPH01133107 A JP H01133107A
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- 230000006870 function Effects 0.000 claims abstract description 46
- 230000004913 activation Effects 0.000 claims description 25
- 230000009977 dual effect Effects 0.000 claims description 4
- 101150102678 clu1 gene Proteins 0.000 abstract description 7
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 102100022256 Clustered mitochondria protein homolog Human genes 0.000 description 2
- 101000902167 Homo sapiens Clustered mitochondria protein homolog Proteins 0.000 description 2
- 101000942697 Homo sapiens Clusterin Proteins 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＰＵとＣＬＵのデュアルプロセッサ方式の
シーケンスコントローラとしてのプログラマブルコント
ローラ（以下ｒＰＣＪと略称する）に関するものである
。
シーケンスコントローラとしてのプログラマブルコント
ローラ（以下ｒＰＣＪと略称する）に関するものである
。
マイクロプロセッサとしてのＣＰＵはビット演算は得意
でなく、またビットプロセッサとしてのＣＬＵはワード
処理は得意でない。これら両者の欠点を補うものがデュ
アルプロセッサ方式である。
でなく、またビットプロセッサとしてのＣＬＵはワード
処理は得意でない。これら両者の欠点を補うものがデュ
アルプロセッサ方式である。
従来、ＣＰＵ（！：ＣＬＵのデュアルプロセッサ方式の
ＰＣでは、ＣＰＵとＣＬｔＪの両者は並行して動作する
ことはなかった。その理由は、ＣＰＵが処理するファン
クション命令にはＣＬＵからの起動条件が必要であり、
その起動条件が決定して初めてＣＰＵに制御を移す必要
があったからである。
ＰＣでは、ＣＰＵとＣＬｔＪの両者は並行して動作する
ことはなかった。その理由は、ＣＰＵが処理するファン
クション命令にはＣＬＵからの起動条件が必要であり、
その起動条件が決定して初めてＣＰＵに制御を移す必要
があったからである。
さらに、シーケンスプログラムは１つのメモリに格納さ
れているため、同時にアクセスすることも困難であった
ことにもよる。このため、第４図に示すように、ＣＬＵ
とｃｐｕは交互に制御を移しながら実行する方式をとっ
ていた。第４図において、ＴＩおよびＴ３はＣＬＵの動
作期間、Ｔ２およびＴ４はＣＰＵの動作期間（ファンク
ション命令ＦＯおよびＦｌの処理期間）であり、時刻ｔ
１およびｔ３の点線Ｓ１およびＳ３はファンクション命
令検出を示し、時刻ｔ２およびｔ４の点線Ｓ２およびＳ
４は再起動を示す。
れているため、同時にアクセスすることも困難であった
ことにもよる。このため、第４図に示すように、ＣＬＵ
とｃｐｕは交互に制御を移しながら実行する方式をとっ
ていた。第４図において、ＴＩおよびＴ３はＣＬＵの動
作期間、Ｔ２およびＴ４はＣＰＵの動作期間（ファンク
ション命令ＦＯおよびＦｌの処理期間）であり、時刻ｔ
１およびｔ３の点線Ｓ１およびＳ３はファンクション命
令検出を示し、時刻ｔ２およびｔ４の点線Ｓ２およびＳ
４は再起動を示す。
上述した従来の方式では、ＣＬＵからＣＰＵ。
ＣＰＵからＣＬＵへの起動時のオーバヘッド時間がかか
り、またＣＬＵが動作している時はＣＰＵは停止し、Ｃ
ＰＵが動作している時にはＣＬＵが停止するというよう
に、実行時間が長くなってしまうという欠点があった。
り、またＣＬＵが動作している時はＣＰＵは停止し、Ｃ
ＰＵが動作している時にはＣＬＵが停止するというよう
に、実行時間が長くなってしまうという欠点があった。
さらに、従来方式では、ＣＰＵとＣＬＵは密接な関係に
あるため、ＣＰＵ部分のみを高機能タイプ、ローコスト
タイプといったバリエーションを持たせ、自由に組み合
わせて使用するといった構成はとりにくかった。
あるため、ＣＰＵ部分のみを高機能タイプ、ローコスト
タイプといったバリエーションを持たせ、自由に組み合
わせて使用するといった構成はとりにくかった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ＰＣの高速演算を達成するため
、ＣＬＵとｃｐｕが処理を並行して進められるようなア
ーキテクチャを提供し、さらに、ＣＬＵとＣＰＵの分離
が容易で独立したユニットとしてとらえることができる
ようなハード構成を提供することにある。
の目的とするところは、ＰＣの高速演算を達成するため
、ＣＬＵとｃｐｕが処理を並行して進められるようなア
ーキテクチャを提供し、さらに、ＣＬＵとＣＰＵの分離
が容易で独立したユニットとしてとらえることができる
ようなハード構成を提供することにある。
ｃ問題点を解決するための手段〕
このような目的を達成するために本発明は、論理演算を
行なうビットプロセッサとデータ演算を行なうマイクロ
プロセッサのデュアルプロセッサ構成のシーケンスコン
トローラにおいて、ビットプロセッサとマイクロプロセ
ンサとの間に配置され入出力リレー領域と内部リレー領
域とファンクション起動リレー領域とを有しビットプロ
セッサとマイクロプロセッサの両者から読み書きが可能
な共通ＲＡＭと、分解されたシーケンスプログラムの一
方が格納されたビットプロセッサ専用シーケンスプログ
ラムメモリと、分解されたシーケンスプログラムの他方
が格納されたマイクロプロセッサ側のファンクションプ
ログラム格納メモリと、１スキャン終了する毎にファン
クション起動リレー領域の内容がマイクロプロセッサに
より転送されるマイクロプロセッサ側のファンクション
起動リレーとを設けるようにしたものである。
行なうビットプロセッサとデータ演算を行なうマイクロ
プロセッサのデュアルプロセッサ構成のシーケンスコン
トローラにおいて、ビットプロセッサとマイクロプロセ
ンサとの間に配置され入出力リレー領域と内部リレー領
域とファンクション起動リレー領域とを有しビットプロ
セッサとマイクロプロセッサの両者から読み書きが可能
な共通ＲＡＭと、分解されたシーケンスプログラムの一
方が格納されたビットプロセッサ専用シーケンスプログ
ラムメモリと、分解されたシーケンスプログラムの他方
が格納されたマイクロプロセッサ側のファンクションプ
ログラム格納メモリと、１スキャン終了する毎にファン
クション起動リレー領域の内容がマイクロプロセッサに
より転送されるマイクロプロセッサ側のファンクション
起動リレーとを設けるようにしたものである。
本発明によるシーケンスコントローラにおいては、ビッ
トプロセッサ専用シーケンスプログラムメモリに格納さ
れたプログラムはファンクション命令の部分をファンク
ション起動リレー領域に出力する通常の出力命令に変換
し、マイクロプロセッサはビットプロセッサに起動信号
を出力した後ファンクション起動リレーの内容を見て、
オンしているリレーに対応するファンクション命令のみ
を実行し、ビットプロセッサはマイクロプロセッサとは
独立にピントプロセッサ専用シーケンスプログラムメモ
リのプログラムを実行し、ファンクション命令に関して
は起動条件のみをファンクション起動リレー領域に出力
する。
トプロセッサ専用シーケンスプログラムメモリに格納さ
れたプログラムはファンクション命令の部分をファンク
ション起動リレー領域に出力する通常の出力命令に変換
し、マイクロプロセッサはビットプロセッサに起動信号
を出力した後ファンクション起動リレーの内容を見て、
オンしているリレーに対応するファンクション命令のみ
を実行し、ビットプロセッサはマイクロプロセッサとは
独立にピントプロセッサ専用シーケンスプログラムメモ
リのプログラムを実行し、ファンクション命令に関して
は起動条件のみをファンクション起動リレー領域に出力
する。
〔実施例〕
第１図は本発明に係わるｐｃの一実施例を示す系統図で
あり、ＣＬｔＪｌとＣＰＵ２は、入出力リレー領域ＸＹ
、内部リレー領域ＩＭ、ファンクション起動リレー領域
ＦＦＩを割り当てた共通ＲＡＭ３で接続され、また、Ｃ
ＰＵ２からの起動信号ａ、ＣＬＵＩからのラン／ストッ
プ（ＲＵＮ／ＳＴｏＰ）ステータス信号すがそれぞれＣ
ＬＵＩ、ＣＰＵ２に入力されている。ＣＬＵｌ側には、
ＣＬＵ命令のみ格納されているＣＬＵ専用シーケンスプ
ログラムメモリＳＭ２があり、また、ＣＰＵ２側には、
ファンクション命令の処理プログラムの入ったファンク
ションプログラム格納メモリＦＭ、−括待避用のファン
クション起動リレーメモＩＪ Ｆ Ｆ ２、実Ｉ１０の
インタフェース４、コントロールプログラムの入ったＲ
ＯＭ５、作業用のＲＡＭ６、シーケンスプログラムの格
納されているシーケンスプログラムメモリＳＭＩ、デー
タ演算に使用する演算用レジスタ７がある。
あり、ＣＬｔＪｌとＣＰＵ２は、入出力リレー領域ＸＹ
、内部リレー領域ＩＭ、ファンクション起動リレー領域
ＦＦＩを割り当てた共通ＲＡＭ３で接続され、また、Ｃ
ＰＵ２からの起動信号ａ、ＣＬＵＩからのラン／ストッ
プ（ＲＵＮ／ＳＴｏＰ）ステータス信号すがそれぞれＣ
ＬＵＩ、ＣＰＵ２に入力されている。ＣＬＵｌ側には、
ＣＬＵ命令のみ格納されているＣＬＵ専用シーケンスプ
ログラムメモリＳＭ２があり、また、ＣＰＵ２側には、
ファンクション命令の処理プログラムの入ったファンク
ションプログラム格納メモリＦＭ、−括待避用のファン
クション起動リレーメモＩＪ Ｆ Ｆ ２、実Ｉ１０の
インタフェース４、コントロールプログラムの入ったＲ
ＯＭ５、作業用のＲＡＭ６、シーケンスプログラムの格
納されているシーケンスプログラムメモリＳＭＩ、デー
タ演算に使用する演算用レジスタ７がある。
第１図の構成に従って、シーケンスプログラムメ−［−
１ＪＳＭＩのシーケンスプログラムＳＭＩＰは、第２図
に示すように、ＣＬＵＩの実行する命令Ｓ。
１ＪＳＭＩのシーケンスプログラムＳＭＩＰは、第２図
に示すように、ＣＬＵＩの実行する命令Ｓ。
Ｍ２ＰとＣＰＵ２の実行する命令ＦＭＰとに分解されて
、それぞれ、ＣＬＵ専用シーケンスプログラムメモリＳ
Ｍ２とファンクションプログラム格納メモリＦＭに格納
される。この分解において、もとのファンクション命令
はファンクション起動リレー領域ＦＦＩに出力する命令
におきかえてＣＬＵ専用シーケンスプログラムメモリＳ
Ｍ２に格納され、ファンクションプログラム格納メモリ
ＦＭにはその起動リレー領域ＦＦ２の番号に対応したエ
リアにＣＰＵ２の実行形式に変換して命令語が書き込ま
れる。
、それぞれ、ＣＬＵ専用シーケンスプログラムメモリＳ
Ｍ２とファンクションプログラム格納メモリＦＭに格納
される。この分解において、もとのファンクション命令
はファンクション起動リレー領域ＦＦＩに出力する命令
におきかえてＣＬＵ専用シーケンスプログラムメモリＳ
Ｍ２に格納され、ファンクションプログラム格納メモリ
ＦＭにはその起動リレー領域ＦＦ２の番号に対応したエ
リアにＣＰＵ２の実行形式に変換して命令語が書き込ま
れる。
ｐｃがラン（ＲＵＮ）状態になると、ＣＰＵ２はＣＬＵ
Ｉに対して起動をかけ（第３図の点線Ｓａ）、この間Ｃ
ＰＵ２はファンクション起動リレーメモリＦＦ２ （初
期状態はオールゼロ）の内容に従ってファンクションプ
ログラム格納メモリＦＭに格納されているファンクショ
ン命令を実行する。第３図の時刻ｔａに示すように、Ｃ
ＬＵＩがＣＰＵ２よりも早く処理が終わった時には、Ｃ
ＰＵ２はファンクション命令の実行後、周辺装置サービ
ス（Ｌ／Ｔ） 、入出力リレー領域ＸＹと実■１０４と
のデータ交換（ＩＯＸ）、ファンクション起動リレー領
域ＦＦＩの内容のファンクション起動リレーメモリＦＦ
２への待避（ＦＸ）を行ない、点ｌｓｃで示すように再
びＣＬＵｌに起動をかける。第３図に示すように、ＣＰ
Ｕ２は、Ｌ／Ｔを終了した後、点′１ｔＩＡＳｂで示す
ようにＣＬＵ １の停止を確認する。第３図の時刻ｔｂ
に示すように、時刻ｔａの場合とは逆にＣＰＵ２の方が
ＣＬＵｌよりも早く処理を終えた時には、点線Ｓｄで示
すようにＣＬＵＩの処理が終わるまで待ち、処理終了を
確認した後、ＩＯＸ、ＦＸの処理を行なうことになる。
Ｉに対して起動をかけ（第３図の点線Ｓａ）、この間Ｃ
ＰＵ２はファンクション起動リレーメモリＦＦ２ （初
期状態はオールゼロ）の内容に従ってファンクションプ
ログラム格納メモリＦＭに格納されているファンクショ
ン命令を実行する。第３図の時刻ｔａに示すように、Ｃ
ＬＵＩがＣＰＵ２よりも早く処理が終わった時には、Ｃ
ＰＵ２はファンクション命令の実行後、周辺装置サービ
ス（Ｌ／Ｔ） 、入出力リレー領域ＸＹと実■１０４と
のデータ交換（ＩＯＸ）、ファンクション起動リレー領
域ＦＦＩの内容のファンクション起動リレーメモリＦＦ
２への待避（ＦＸ）を行ない、点ｌｓｃで示すように再
びＣＬＵｌに起動をかける。第３図に示すように、ＣＰ
Ｕ２は、Ｌ／Ｔを終了した後、点′１ｔＩＡＳｂで示す
ようにＣＬＵ １の停止を確認する。第３図の時刻ｔｂ
に示すように、時刻ｔａの場合とは逆にＣＰＵ２の方が
ＣＬＵｌよりも早く処理を終えた時には、点線Ｓｄで示
すようにＣＬＵＩの処理が終わるまで待ち、処理終了を
確認した後、ＩＯＸ、ＦＸの処理を行なうことになる。
このようにしてＣＰＵ２はＣＬＵｌの演算結果の１スキ
ャンおくれの起動条件を使ってファンクション命令を実
行することになるが、ユーザがこのことを認識してプロ
グラムすれば、従来と機能的には同等のものとなる。な
お第３図において、５ＴＡＲＴはシーケンスプログラム
１スキャンの起動を意味し、ＦＯ，Ｆｌ、 ・・・、
Ｆｎはファンクション命令の実行を意味する。
ャンおくれの起動条件を使ってファンクション命令を実
行することになるが、ユーザがこのことを認識してプロ
グラムすれば、従来と機能的には同等のものとなる。な
お第３図において、５ＴＡＲＴはシーケンスプログラム
１スキャンの起動を意味し、ＦＯ，Ｆｌ、 ・・・、
Ｆｎはファンクション命令の実行を意味する。
以上説明したように本発明は、ビットプロセッサ専用シ
ーケンスプログラムはファンクション命令の部分をファ
ンクション起動リレー領域に出力する通常の出力命令に
変換し、マイクロプロセッサはビットプロセッサに起動
信号を出力した後ファンクション起動リレーの内容を見
てオンしているリレーに対応するファンクション命令の
みを実行し、ピントプロセッサはマイクロプロセッサと
は独立にビットプロセッサ専用シーケンスプログラムを
実行し、ファンクション命令に関しては起動条件のみを
ファンクション起動リレー領域に出力することにより、
ビットプロセッサとマイクロプロセッサは独立して並行
に処理が進められるので、従来に比べて高速化が図れる
効果がある。
ーケンスプログラムはファンクション命令の部分をファ
ンクション起動リレー領域に出力する通常の出力命令に
変換し、マイクロプロセッサはビットプロセッサに起動
信号を出力した後ファンクション起動リレーの内容を見
てオンしているリレーに対応するファンクション命令の
みを実行し、ピントプロセッサはマイクロプロセッサと
は独立にビットプロセッサ専用シーケンスプログラムを
実行し、ファンクション命令に関しては起動条件のみを
ファンクション起動リレー領域に出力することにより、
ビットプロセッサとマイクロプロセッサは独立して並行
に処理が進められるので、従来に比べて高速化が図れる
効果がある。
また、マイクロプロセッサとビットプロセッサとを共通
ＲＡＭと２〜３本の信号線からなるインタフェースとで
結合すれば、ユニット化が可能で、ユーザはマイクロプ
ロセッサユニットのみを交換するだけでパージ・ヨンア
ップができる効果がある。
ＲＡＭと２〜３本の信号線からなるインタフェースとで
結合すれば、ユニット化が可能で、ユーザはマイクロプ
ロセッサユニットのみを交換するだけでパージ・ヨンア
ップができる効果がある。
第１図は本発明に係わるＰＣの一実施例を示す系統図、
第２図はシーケンスプログラムの分解を説明するための
説明図、第３図は第１図の装置の動作を説明するための
実行シーケンス図、第４図は従来のＰＣの動作を説明す
るための実行シーケンス図である。 １・・・ＣＬＵ、２・・・ＣＰＵ、３・・・共通ＲＡＭ
、４・・・実Ｉ１０．５・・・ＲＯＭ、６・・・ＲＡＭ
、７・・・演算用レジスタ、ＳＭｌ・・・シーケンスプ
ログラムメモリ、３Ｍ２・・・ＣＬＵ専用シーケンスプ
ログラムメモリ、ＸＹ・・・入出力リレー領域、ＩＭ・
・・内部リレー領域、ＦＦＩ・・・ファンクション起動
リレー領域、ＦＦ２・・・ファンクション起動リレーメ
モリ、ＦＭ・・・ファンクションプログラム格納メモリ
。
第２図はシーケンスプログラムの分解を説明するための
説明図、第３図は第１図の装置の動作を説明するための
実行シーケンス図、第４図は従来のＰＣの動作を説明す
るための実行シーケンス図である。 １・・・ＣＬＵ、２・・・ＣＰＵ、３・・・共通ＲＡＭ
、４・・・実Ｉ１０．５・・・ＲＯＭ、６・・・ＲＡＭ
、７・・・演算用レジスタ、ＳＭｌ・・・シーケンスプ
ログラムメモリ、３Ｍ２・・・ＣＬＵ専用シーケンスプ
ログラムメモリ、ＸＹ・・・入出力リレー領域、ＩＭ・
・・内部リレー領域、ＦＦＩ・・・ファンクション起動
リレー領域、ＦＦ２・・・ファンクション起動リレーメ
モリ、ＦＭ・・・ファンクションプログラム格納メモリ
。
Claims (1)
- 論理演算を行なうビットプロセッサとデータ演算を行な
うマイクロプロセッサのデュアルプロセッサ構成のシー
ケンスコントローラにおいて、前記ビットプロセッサと
マイクロプロセッサとの間に配置され入出力リレー領域
と内部リレー領域とファンクション起動リレー領域とを
有し前記ビットプロセッサとマイクロプロセッサの両者
から読み書きが可能な共通ＲＡＭと、分解されたシーケ
ンスプログラムの一方が格納されたビットプロセッサ専
用シーケンスプログラムメモリと、前記分解されたシー
ケンスプログラムの他方が格納された前記マイクロプロ
セッサ側のファンクションプログラム格納メモリと、１
スキャン終了する毎に前記ファンクション起動リレー領
域の内容が前記マイクロプロセッサにより転送される前
記マイクロプロセッサ側のファンクション起動リレーと
を備え、前記ビットプロセッサ専用シーケンスプログラ
ムメモリに格納されたプログラムはファンクション命令
の部分を前記ファンクション起動リレー領域に出力する
通常の出力命令に変換し、前記マイクロプロセッサは前
記ビットプロセッサに起動信号を出力した後前記ファン
クション起動リレーの内容を見て、オンしているリレー
に対応するファンクション命令のみを実行し、前記ビッ
トプロセッサは前記マイクロプロセッサとは独立に前記
ビットプロセッサ専用シーケンスプログラムメモリのプ
ログラムを実行し、ファンクション命令に関しては起動
条件のみを前記ファンクション起動リレー領域に出力す
ることを特徴とするシーケンスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29065887A JPH0652482B2 (ja) | 1987-11-19 | 1987-11-19 | シーケンスコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29065887A JPH0652482B2 (ja) | 1987-11-19 | 1987-11-19 | シーケンスコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133107A true JPH01133107A (ja) | 1989-05-25 |
| JPH0652482B2 JPH0652482B2 (ja) | 1994-07-06 |
Family
ID=17758819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29065887A Expired - Lifetime JPH0652482B2 (ja) | 1987-11-19 | 1987-11-19 | シーケンスコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652482B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991015815A1 (en) * | 1990-04-05 | 1991-10-17 | Fanuc Ltd | System for executing instruction of pc |
-
1987
- 1987-11-19 JP JP29065887A patent/JPH0652482B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991015815A1 (en) * | 1990-04-05 | 1991-10-17 | Fanuc Ltd | System for executing instruction of pc |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0652482B2 (ja) | 1994-07-06 |
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