JP2978321B2 - データ処理装置，その制御方法及びデータ処理システム装置 - Google Patents
データ処理装置，その制御方法及びデータ処理システム装置Info
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Description
【０００１】〔目 次〕 産業上の利用分野 従来の技術（図６） 発明が解決しようとする課題（図７） 課題を解決するための手段（図１） 作用 実施例（図２〜５） 発明の効果
【０００２】
【産業上の利用分野】本発明は、データ処理装置，その
制御方法及びデータ処理システム装置に関するものであ
り、更に詳しく言えば、命令起動に係るビジー制御をす
るマイクロプロセッサ，そのビジー制御方法及びそのシ
ステムに関するものである。
制御方法及びデータ処理システム装置に関するものであ
り、更に詳しく言えば、命令起動に係るビジー制御をす
るマイクロプロセッサ，そのビジー制御方法及びそのシ
ステムに関するものである。
【０００３】近年、データ処理システムの機能の高性能
化の要求に伴い、複数のマイクロプロセッサを該システ
ム内に設けたり、演算、描画処理等を専用に実行する専
用プロセッサが具備される傾向にある。
化の要求に伴い、複数のマイクロプロセッサを該システ
ム内に設けたり、演算、描画処理等を専用に実行する専
用プロセッサが具備される傾向にある。
【０００４】ところで、ビジー制御方式を採るマイクロ
プロセッサによれば、マスター側のプロセッサからスレ
ーブ側のプロセッサに書き込まれた命令起動／非起動情
報を当該スレーブ側のプロセッサにおいて、起動用レジ
スタ，命令レジスタ及びデコーダにより解読処理をした
後に、その動作中を示す信号をマスター側のプロセッサ
に出力している。
プロセッサによれば、マスター側のプロセッサからスレ
ーブ側のプロセッサに書き込まれた命令起動／非起動情
報を当該スレーブ側のプロセッサにおいて、起動用レジ
スタ，命令レジスタ及びデコーダにより解読処理をした
後に、その動作中を示す信号をマスター側のプロセッサ
に出力している。
【０００５】このため、該情報が書き込まれてから動作
中を示す信号がマスター側のプロセッサに出力するま
で、数クロックを要する。なお、その間に、プログラミ
ングによって、他のプロセッサから当該プロセッサにス
レーブアクセスがあり得る。
中を示す信号がマスター側のプロセッサに出力するま
で、数クロックを要する。なお、その間に、プログラミ
ングによって、他のプロセッサから当該プロセッサにス
レーブアクセスがあり得る。
【０００６】また、従来例のデータ処理システム装置に
よれば、マスター側のプロセッサからスレーブ側のプロ
セッサに書込まれた命令起動／非起動情報の結果となる
スレーブ側のプロセッサの動作中／非動作中を確認する
信号について、スレーブ側のプロセッサの解読結果を待
って、その動作確認をしている。
よれば、マスター側のプロセッサからスレーブ側のプロ
セッサに書込まれた命令起動／非起動情報の結果となる
スレーブ側のプロセッサの動作中／非動作中を確認する
信号について、スレーブ側のプロセッサの解読結果を待
って、その動作確認をしている。
【０００７】このため、マスター側のプロセッサで早期
に、スレーブ側のプロセッサの動作中／非動作中を確認
することができない場合がある。そこで、命令を実行す
る命令起動／非起動情報の解読を先行することなく、該
情報が書込まれたら、即刻に、その動作中を示す信号を
出力し、その後、該信号の修正制御をし、当該装置の誤
動作を極力阻止することができる装置，方法及びシステ
ムが望まれている。
に、スレーブ側のプロセッサの動作中／非動作中を確認
することができない場合がある。そこで、命令を実行す
る命令起動／非起動情報の解読を先行することなく、該
情報が書込まれたら、即刻に、その動作中を示す信号を
出力し、その後、該信号の修正制御をし、当該装置の誤
動作を極力阻止することができる装置，方法及びシステ
ムが望まれている。
【０００８】
【従来の技術】図６，７は、従来例に係る説明図であ
る。また、図６（ａ）は、従来例に係るプロセッサを応
用したシステム構成図であり、図６（ｂ）は、従来例に
係るプロセッサの内部構成図をそれぞれ示している。
る。また、図６（ａ）は、従来例に係るプロセッサを応
用したシステム構成図であり、図６（ｂ）は、従来例に
係るプロセッサの内部構成図をそれぞれ示している。
【０００９】例えば、２つのマイクロプロセッサをビジ
ー制御方式によりマスタ／スレーブ動作させるデータ処
理システムは、図６（ａ）において、データバス３及び
アドレスバス４に接続された第１のマイクロプロセッサ
（以下ＭＰＵという）１，第２のマイクロプロセッサ
（以下ＭＰＵという）２から成る。
ー制御方式によりマスタ／スレーブ動作させるデータ処
理システムは、図６（ａ）において、データバス３及び
アドレスバス４に接続された第１のマイクロプロセッサ
（以下ＭＰＵという）１，第２のマイクロプロセッサ
（以下ＭＰＵという）２から成る。
【００１０】なお、第１，第２のＭＰＵ１，２間にはデ
ータバス３及びアドレスバス４の他に制御線Ｌが接続さ
れ、該制御線Ｌにビジー信号ＢUSY ＃（以下単にＢUSY
＃信号という）が転送される。
ータバス３及びアドレスバス４の他に制御線Ｌが接続さ
れ、該制御線Ｌにビジー信号ＢUSY ＃（以下単にＢUSY
＃信号という）が転送される。
【００１１】当該システムの機能は、第１のＭＰＵ（ス
レーブ）１が第２のＭＰＵ（マスター）２に制御される
システム構成を採る場合、まず、第２のＭＰＵ２が第１
のＭＰＵ２に書込みデータＤINとしてスタートビット＝
「ＯＮ情報」を書込む。これにより、第１のＭＰＵ１が
スタートビット＝「ＯＮ情報」を解読し、第２のＭＰＵ
２に制御線Ｌを介してＢUSY ＃信号を転送すると共に、
命令処理ユニットを起動してデータ処理を実行する。
レーブ）１が第２のＭＰＵ（マスター）２に制御される
システム構成を採る場合、まず、第２のＭＰＵ２が第１
のＭＰＵ２に書込みデータＤINとしてスタートビット＝
「ＯＮ情報」を書込む。これにより、第１のＭＰＵ１が
スタートビット＝「ＯＮ情報」を解読し、第２のＭＰＵ
２に制御線Ｌを介してＢUSY ＃信号を転送すると共に、
命令処理ユニットを起動してデータ処理を実行する。
【００１２】また、図６（ｂ）は、従来例に係るビジー
制御方式を採るマイクロプロセッサの主要部の構成図で
あり、図６（ｂ）において、第１，第２のＭＰＵ１，２
はデータ入力部１Ａ，起動用レジスタ１Ｂ，命令レジス
タ１Ｃ，デコーダ１Ｄ，その他の処理部１Ｆ及びビジー
出力部１Ｇから成る。
制御方式を採るマイクロプロセッサの主要部の構成図で
あり、図６（ｂ）において、第１，第２のＭＰＵ１，２
はデータ入力部１Ａ，起動用レジスタ１Ｂ，命令レジス
タ１Ｃ，デコーダ１Ｄ，その他の処理部１Ｆ及びビジー
出力部１Ｇから成る。
【００１３】当該プロセッサの機能は、例えば、第２の
ＭＰＵ２が第１のＭＰＵ１を起動しようとする場合、ま
ず、第１のＭＰＵ１の起動用レジスタ１Ｂにデータ入力
部１Ａを介してスタートビット＝「ＯＮ情報」（書込み
データＤIN）を書込む。これにより、内部データバス１
Ｈにスタートビット＝「ＯＮ情報」が出力されると、そ
の実行する命令が命令レジスタ１Ｃから読出される。
ＭＰＵ２が第１のＭＰＵ１を起動しようとする場合、ま
ず、第１のＭＰＵ１の起動用レジスタ１Ｂにデータ入力
部１Ａを介してスタートビット＝「ＯＮ情報」（書込み
データＤIN）を書込む。これにより、内部データバス１
Ｈにスタートビット＝「ＯＮ情報」が出力されると、そ
の実行する命令が命令レジスタ１Ｃから読出される。
【００１４】また、それがデコーダ１Ｄにより解読さ
れ、当該ＭＰＵ１内に該当するその他の処理部（ユニッ
ト）１Ｆが起動される。この際に、デコーダ１Ｄの解読
結果，すなわち、当該ＭＰＵ１が起動命令を受けて動作
中である旨を示すＢUSY ＃信号がビジー出力部１Ｇを介
して第２のＭＰＵ２に出力（通知）される。
れ、当該ＭＰＵ１内に該当するその他の処理部（ユニッ
ト）１Ｆが起動される。この際に、デコーダ１Ｄの解読
結果，すなわち、当該ＭＰＵ１が起動命令を受けて動作
中である旨を示すＢUSY ＃信号がビジー出力部１Ｇを介
して第２のＭＰＵ２に出力（通知）される。
【００１５】従って、第２のＭＰＵ２では第１のＭＰＵ
１が起動命令を解読して該ＭＰＵ１内のユニットを起動
する時点で、やっと、第１のＭＰＵ１がビジー（動作
中）又はレディー（非動作中）であるかが判断される。
１が起動命令を解読して該ＭＰＵ１内のユニットを起動
する時点で、やっと、第１のＭＰＵ１がビジー（動作
中）又はレディー（非動作中）であるかが判断される。
【００１６】
【発明が解決しようとする課題】ところで、従来例に係
るビジー制御方式を採るマイクロプロセッサよれば、図
６，（ａ），（ｂ）に示すように、マスター側のＭＰＵ
２からスレーブ側のＭＰＵ１に書き込まれたスタートビ
ット＝「ＯＮ情報」を当該スレーブ側のＭＰＵ１におい
て、起動用レジスタ１Ｂ，命令レジスタ１Ｃ及びデコー
ダ１Ｄにより解読処理をした後に、そのＢUSY ＃信号を
マスター側のＭＰＵ２に出力している。
るビジー制御方式を採るマイクロプロセッサよれば、図
６，（ａ），（ｂ）に示すように、マスター側のＭＰＵ
２からスレーブ側のＭＰＵ１に書き込まれたスタートビ
ット＝「ＯＮ情報」を当該スレーブ側のＭＰＵ１におい
て、起動用レジスタ１Ｂ，命令レジスタ１Ｃ及びデコー
ダ１Ｄにより解読処理をした後に、そのＢUSY ＃信号を
マスター側のＭＰＵ２に出力している。
【００１７】このため、書込みデータ（スタートビット
＝「ＯＮ情報」）ＤINに対するＢUSY ＃信号をマスター
側のＭＰＵ２に出力するまで、数クロックを要する。例
えば、図７に示すように、基準クロックＣLKの立上がり
時刻Ｔ０でデータ入力部１Ａに入力された書込みデータ
ＤINは、次のクロック周期で内部データバス１Ｈに
転送され、さらに、クロック周期で命令レジスタ１Ｃ
に取り込まれ、次に、クロック周期でデコーダ１Ｄに
より解読処理される。
＝「ＯＮ情報」）ＤINに対するＢUSY ＃信号をマスター
側のＭＰＵ２に出力するまで、数クロックを要する。例
えば、図７に示すように、基準クロックＣLKの立上がり
時刻Ｔ０でデータ入力部１Ａに入力された書込みデータ
ＤINは、次のクロック周期で内部データバス１Ｈに
転送され、さらに、クロック周期で命令レジスタ１Ｃ
に取り込まれ、次に、クロック周期でデコーダ１Ｄに
より解読処理される。
【００１８】これにより、クロック周期でやっと、そ
のＢUSY ＃信号がマスター側のＭＰＵ２に出力される。
なお、その間に、プログラミングによっては、当然他の
ＭＰＵから当該ＭＰＵ１にスレーブアクセスがあり得
る。
のＢUSY ＃信号がマスター側のＭＰＵ２に出力される。
なお、その間に、プログラミングによっては、当然他の
ＭＰＵから当該ＭＰＵ１にスレーブアクセスがあり得
る。
【００１９】ここで、例えば、ベクトル長を格納したレ
ジスタ（べクトルレングスレジスタという）を有するＭ
ＰＵ１にスレーブ動作をさせる場合であって、スタート
ビット＝「ＯＮ情報」によって実行される命令が８ベク
トル長の乗算を内容とし、そのプログラムが、あるクロ
ックサイクルでスタートビット＝「ＯＮ情報」を書込
み、次のサイクルでべクトルレングスレジスタを変更し
ようとする内容が書かれていた場合とする。
ジスタ（べクトルレングスレジスタという）を有するＭ
ＰＵ１にスレーブ動作をさせる場合であって、スタート
ビット＝「ＯＮ情報」によって実行される命令が８ベク
トル長の乗算を内容とし、そのプログラムが、あるクロ
ックサイクルでスタートビット＝「ＯＮ情報」を書込
み、次のサイクルでべクトルレングスレジスタを変更し
ようとする内容が書かれていた場合とする。
【００２０】かかる場合、ＭＰＵ１を起動するために、
例えば、マスター側のＭＰＵ２から該ＭＰＵ１にスター
トビット＝「ＯＮ情報」が書込まれ、該ＭＰＵ１はこの
命令に係る乗算を何回演算を実行すれば良いかを知るた
めに、べクトルレングスレジスタを参照する。
例えば、マスター側のＭＰＵ２から該ＭＰＵ１にスター
トビット＝「ＯＮ情報」が書込まれ、該ＭＰＵ１はこの
命令に係る乗算を何回演算を実行すれば良いかを知るた
めに、べクトルレングスレジスタを参照する。
【００２１】しかし、ＭＰＵ１がビジー（動作中）でな
いと、その変更値を当該ＭＰＵ１が受け取ってしまい、
該ＭＰＵ１において、次のサイクルでべクトルレングス
レジスタを変更しようとする内容が書かれていた場合
に、本来実行（乗算）しようとしていた命令に係る乗算
の回数と異なった演算をするという問題がある。
いと、その変更値を当該ＭＰＵ１が受け取ってしまい、
該ＭＰＵ１において、次のサイクルでべクトルレングス
レジスタを変更しようとする内容が書かれていた場合
に、本来実行（乗算）しようとしていた命令に係る乗算
の回数と異なった演算をするという問題がある。
【００２２】また、従来例のマスタ／スレーブ動作をす
るデータ処理システム装置によれば、マスター側のＭＰ
Ｕ２からスレーブ側のＭＰＵ１に書込まれたスタートビ
ット＝「ＯＮ情報」の結果となるスレーブ側のＭＰＵ１
の動作中／非動作中を確認するＢUSY ＃信号について、
スレーブ側のＭＰＵ１の解読結果を待って、その動作確
認をしている。
るデータ処理システム装置によれば、マスター側のＭＰ
Ｕ２からスレーブ側のＭＰＵ１に書込まれたスタートビ
ット＝「ＯＮ情報」の結果となるスレーブ側のＭＰＵ１
の動作中／非動作中を確認するＢUSY ＃信号について、
スレーブ側のＭＰＵ１の解読結果を待って、その動作確
認をしている。
【００２３】このため、図６（ａ）に示すような第１の
ＭＰＵ１が第２のＭＰＵ２により制御されるシステム構
成を採った場合に、第２のＭＰＵ２が第１のＭＰＵ１に
スタートビット＝「ＯＮ情報」を書込んでから、第１の
ＭＰＵ１の演算処理を経て、第１のＭＰＵ１がレディー
（非動作中）になるまで、該ＭＰＵ２が第１のＭＰＵ１
の状態を示すレジスタ内容を読み出す（以下リードする
という）ことができない。
ＭＰＵ１が第２のＭＰＵ２により制御されるシステム構
成を採った場合に、第２のＭＰＵ２が第１のＭＰＵ１に
スタートビット＝「ＯＮ情報」を書込んでから、第１の
ＭＰＵ１の演算処理を経て、第１のＭＰＵ１がレディー
（非動作中）になるまで、該ＭＰＵ２が第１のＭＰＵ１
の状態を示すレジスタ内容を読み出す（以下リードする
という）ことができない。
【００２４】従って、ＭＰＵ１の動作中／非動作中を早
期に確認すべく、スタートビット＝「ＯＮ情報」を書込
んでから、即刻、第１のＭＰＵ１２をレジスタ内容をリ
ードすると、第２のＭＰＵ２では第１のＭＰＵ１の動作
前の状態をリードすることなり、誤動作の原因となる。
期に確認すべく、スタートビット＝「ＯＮ情報」を書込
んでから、即刻、第１のＭＰＵ１２をレジスタ内容をリ
ードすると、第２のＭＰＵ２では第１のＭＰＵ１の動作
前の状態をリードすることなり、誤動作の原因となる。
【００２５】これにより、データ処理システム装置の信
頼性の低下を招くという問題がある。本発明は、かかる
従来例の問題点に鑑み創作されたものであり、命令を実
行する命令起動／非起動情報の解読を先行することな
く、該情報が書込まれたら、即刻に、その動作中を示す
信号を出力し、その後、該信号の修正制御をし、当該装
置の誤動作を極力阻止することが可能となるデータ処理
装置，その制御方法及びデータ処理システム装置の提供
を目的とする。
頼性の低下を招くという問題がある。本発明は、かかる
従来例の問題点に鑑み創作されたものであり、命令を実
行する命令起動／非起動情報の解読を先行することな
く、該情報が書込まれたら、即刻に、その動作中を示す
信号を出力し、その後、該信号の修正制御をし、当該装
置の誤動作を極力阻止することが可能となるデータ処理
装置，その制御方法及びデータ処理システム装置の提供
を目的とする。
【００２６】
【課題を解決するための手段】図１（ａ），（ｂ）は、
本発明に係るデータ処理装置，その制御方法及びデータ
処理システム装置の原理図を示している。
本発明に係るデータ処理装置，その制御方法及びデータ
処理システム装置の原理図を示している。
【００２７】上記した課題は、信号立ち上げ部（11Ａ）
と信号制御部（11Ｂ）とから構成される動作制御部（1
1）を有するデータ処理装置であって、前記信号立ち上
げ部（11Ａ）は、他のデータ処理装置（101 ）から書き
込みデータ（DIN ）を入力することにより、該書き込み
データ（DIN ）の内容が命令起動情報または命令非起動
情報のいずれかに係わらず、動作中信号（ＢUSY ＃）を
出力し、前記信号制御部（11Ｂ）は、前記書き込みデー
タ（DIN ）の内容が命令起動情報または命令非起動情報
であるかに従って、前記動作中信号（ＢUSY ＃）を出力
し続けるか、または前記動作中信号（ＢUSY ＃）を解除
する非動作中信号（ＲEADY＃) を出力することを特徴と
するデータ処理装置により解決する。
と信号制御部（11Ｂ）とから構成される動作制御部（1
1）を有するデータ処理装置であって、前記信号立ち上
げ部（11Ａ）は、他のデータ処理装置（101 ）から書き
込みデータ（DIN ）を入力することにより、該書き込み
データ（DIN ）の内容が命令起動情報または命令非起動
情報のいずれかに係わらず、動作中信号（ＢUSY ＃）を
出力し、前記信号制御部（11Ｂ）は、前記書き込みデー
タ（DIN ）の内容が命令起動情報または命令非起動情報
であるかに従って、前記動作中信号（ＢUSY ＃）を出力
し続けるか、または前記動作中信号（ＢUSY ＃）を解除
する非動作中信号（ＲEADY＃) を出力することを特徴と
するデータ処理装置により解決する。
【００２８】また、上記した課題は、信号立ち上げ部11
Ａと信号制御部11Ｂとから構成される動作制御部１１を
有するデ−タ処理装置の制御方法であって、他のデ−タ
処理装置101 から書込みデ−タ（ＤIN）の書込みがあっ
た場合、まず、前記信号立ち上げ部11Ａは該書込みデ−
タ（ＤIN）の内容が命令起動情報または命令非起動情報
であるかに係わらず動作中であることを示す動作中信号
（ＢUSY ＃）を出力し、その後、デ−タ処理と同時に、
前記信号制御部11Ｂは、前記命令起動情報または前記命
令非起動情報であるかに基づいて、動作中信号（ＢUSY
＃）または非動作中信号（ＲEADY＃）を出力することを
特徴とするデ−タ処理装置の制御方法により解決する。
Ａと信号制御部11Ｂとから構成される動作制御部１１を
有するデ−タ処理装置の制御方法であって、他のデ−タ
処理装置101 から書込みデ−タ（ＤIN）の書込みがあっ
た場合、まず、前記信号立ち上げ部11Ａは該書込みデ−
タ（ＤIN）の内容が命令起動情報または命令非起動情報
であるかに係わらず動作中であることを示す動作中信号
（ＢUSY ＃）を出力し、その後、デ−タ処理と同時に、
前記信号制御部11Ｂは、前記命令起動情報または前記命
令非起動情報であるかに基づいて、動作中信号（ＢUSY
＃）または非動作中信号（ＲEADY＃）を出力することを
特徴とするデ−タ処理装置の制御方法により解決する。
【００２９】さらに、上記した課題は、複数のデータ処
理装置（100, 101・・・）により構成され、前記複数の
データ処理装置間でｎクロックサイクルでスレーブリー
ド／ライト動作するデータ処理システム装置であって、
前記データ処理装置（100,101 ・・・）は、信号立ち上
げ部（11Ａ）と信号制御部（11Ｂ）とから構成される動
作制御部（11）を有し、前記信号立ち上げ部（11Ａ）
は、他のデータ処理装置（101 ）から書き込みデータ
（DIN ）を入力することにより、該書き込みデータ（DI
N ）の内容が命令起動情報または命令非起動情報のいず
れかに係わらず、動作中信号（ＢUSY ＃）を出力し、前
記信号制御部（11Ｂ）は、前記書き込みデータ（DIN ）
の内容が命令起動情報または命令非起動情報であるかに
従って、前記動作中信号（ＢUSY ＃）を出力し続ける
か、または前記動作中信号（ＢUSY ＃）を解除する非動
作中信号（ＲEADY＃) を出力することを特徴とするデー
タ処理システム装置により解決する。
理装置（100, 101・・・）により構成され、前記複数の
データ処理装置間でｎクロックサイクルでスレーブリー
ド／ライト動作するデータ処理システム装置であって、
前記データ処理装置（100,101 ・・・）は、信号立ち上
げ部（11Ａ）と信号制御部（11Ｂ）とから構成される動
作制御部（11）を有し、前記信号立ち上げ部（11Ａ）
は、他のデータ処理装置（101 ）から書き込みデータ
（DIN ）を入力することにより、該書き込みデータ（DI
N ）の内容が命令起動情報または命令非起動情報のいず
れかに係わらず、動作中信号（ＢUSY ＃）を出力し、前
記信号制御部（11Ｂ）は、前記書き込みデータ（DIN ）
の内容が命令起動情報または命令非起動情報であるかに
従って、前記動作中信号（ＢUSY ＃）を出力し続ける
か、または前記動作中信号（ＢUSY ＃）を解除する非動
作中信号（ＲEADY＃) を出力することを特徴とするデー
タ処理システム装置により解決する。
【００３０】さらにまた、前記データ処理装置（100 ）
の前記動作制御部（１１）が前記書込みデータ（ＤIN）
の書込み動作時の基準クロック（ＣLK）に基づいてｎ−
１クロックパルスの制御信号を発生し、前記制御信号に
基づいて動作中信号（ＢUSY＃）を出力することを特徴
とするデータ処理システム装置により解決する。
の前記動作制御部（１１）が前記書込みデータ（ＤIN）
の書込み動作時の基準クロック（ＣLK）に基づいてｎ−
１クロックパルスの制御信号を発生し、前記制御信号に
基づいて動作中信号（ＢUSY＃）を出力することを特徴
とするデータ処理システム装置により解決する。
【００３１】
【００３２】
【作 用】本発明のデータ処理装置によれば、図１
（ｂ）に示すような、信号立上げ部11Ａ及び信号制御部
11Ｂから成る動作制御部１１が設けられ、書込みデータ
ＤINの書込みがあった場合に、該書込みデータＤINの内
容となる命令起動／非起動情報に係わらず動作中信号Ｂ
USY ＃が出力される。
（ｂ）に示すような、信号立上げ部11Ａ及び信号制御部
11Ｂから成る動作制御部１１が設けられ、書込みデータ
ＤINの書込みがあった場合に、該書込みデータＤINの内
容となる命令起動／非起動情報に係わらず動作中信号Ｂ
USY ＃が出力される。
【００３３】例えば、図１（ａ）に示すように、マスタ
ー側のデータ処理装置101 からスレーブ側のデータ処理
装置100 に書込みデータＤINとして命令起動／非起動情
報が書き込まれると、従来例のように、当該スレーブ側
のデータ処理装置100 において、起動用レジスタ，命令
レジスタ及びデコーダ等により該命令起動／非起動情報
が解読される前に、その動作中を示す動作中信号ＢUSY
＃がとりあえずマスター側のデータ処理装置101 に出力
される。
ー側のデータ処理装置101 からスレーブ側のデータ処理
装置100 に書込みデータＤINとして命令起動／非起動情
報が書き込まれると、従来例のように、当該スレーブ側
のデータ処理装置100 において、起動用レジスタ，命令
レジスタ及びデコーダ等により該命令起動／非起動情報
が解読される前に、その動作中を示す動作中信号ＢUSY
＃がとりあえずマスター側のデータ処理装置101 に出力
される。
【００３４】このため、従来例に比べて書込みデータＤ
INに対する動作中信号ＢUSY ＃をマスター側のデータ処
理装置101 に即刻出力することが可能となる。例えば、
命令起動レジスタのライトアクセスを示す基準クロック
ＣLKの立上がりから１サイクル後のクロック周期に同期
して、その動作中信号ＢUSY ＃がマスター側のデータ処
理装置101 に出力される。
INに対する動作中信号ＢUSY ＃をマスター側のデータ処
理装置101 に即刻出力することが可能となる。例えば、
命令起動レジスタのライトアクセスを示す基準クロック
ＣLKの立上がりから１サイクル後のクロック周期に同期
して、その動作中信号ＢUSY ＃がマスター側のデータ処
理装置101 に出力される。
【００３５】これにより、その間に、他のデータ処理装
置から当該データ処理装置100 にスレーブアクセスがあ
った場合にも、当該装置の誤動作を極力阻止することが
可能となる。
置から当該データ処理装置100 にスレーブアクセスがあ
った場合にも、当該装置の誤動作を極力阻止することが
可能となる。
【００３６】さらに、本発明のデータ処理装置の制御方
法によれば、書込みデータＤINの書込みがあった場合
に、該書込みデータＤINの命令起動／非起動情報に係わ
らず動作中信号ＢUSY ＃を出力し、その後、書込みデー
タＤINの命令起動／非起動情報に基づいて動作中信号Ｂ
USY ＃又は該動作中信号ＢUSY ＃を解除する非動作中信
号ＲEADY＃を出力する。
法によれば、書込みデータＤINの書込みがあった場合
に、該書込みデータＤINの命令起動／非起動情報に係わ
らず動作中信号ＢUSY ＃を出力し、その後、書込みデー
タＤINの命令起動／非起動情報に基づいて動作中信号Ｂ
USY ＃又は該動作中信号ＢUSY ＃を解除する非動作中信
号ＲEADY＃を出力する。
【００３７】例えば、当該データ処理装置100 に対し
て、書込みデータＤINの書込みがあった場合に、該書込
みデータＤINの命令起動／非起動情報に係わらず動作中
信号ＢUSY ＃が図１（ｂ）に示すような、動作制御部１
１の信号立上げ部11Ａから外部に出力される。
て、書込みデータＤINの書込みがあった場合に、該書込
みデータＤINの命令起動／非起動情報に係わらず動作中
信号ＢUSY ＃が図１（ｂ）に示すような、動作制御部１
１の信号立上げ部11Ａから外部に出力される。
【００３８】その後、その命令起動／非起動情報が該動
作制御部１１の信号制御部11Ｂによりにより修正，例え
ば、該書込みデータＤINの内容が命令起動情報と判別さ
れた場合には、信号制御部11Ｂから動作中信号ＢUSY ＃
が継続して出力され、それが命令非起動情報と判別され
た場合には、動作中信号ＢUSY ＃を解除する非動作中信
号ＲEADY＃が出力される。
作制御部１１の信号制御部11Ｂによりにより修正，例え
ば、該書込みデータＤINの内容が命令起動情報と判別さ
れた場合には、信号制御部11Ｂから動作中信号ＢUSY ＃
が継続して出力され、それが命令非起動情報と判別され
た場合には、動作中信号ＢUSY ＃を解除する非動作中信
号ＲEADY＃が出力される。
【００３９】このため、命令を実行する命令起動／非起
動情報の解読を先行することなく、該情報が書込まれた
ら、即刻に、その動作中を示す動作中信号ＢUSY ＃を出
力することにより、その後、該信号ＢUSY ＃の修正制御
をすることで、当該装置間の誤動作を極力阻止すること
が可能となる。
動情報の解読を先行することなく、該情報が書込まれた
ら、即刻に、その動作中を示す動作中信号ＢUSY ＃を出
力することにより、その後、該信号ＢUSY ＃の修正制御
をすることで、当該装置間の誤動作を極力阻止すること
が可能となる。
【００４０】これにより、書込みデータＤINの解読して
命令を実行するデータ処理装置のビジー制御を正確に実
行することが可能となる。また、本発明のデータ処理シ
ステム装置によれば、図１（ａ）に示すように、データ
処理装置100 や他のデータ処理装置101 が本発明のデー
タ処理装置から成る。
命令を実行するデータ処理装置のビジー制御を正確に実
行することが可能となる。また、本発明のデータ処理シ
ステム装置によれば、図１（ａ）に示すように、データ
処理装置100 や他のデータ処理装置101 が本発明のデー
タ処理装置から成る。
【００４１】例えば、書込みデータＤINを解読して命令
を実行するデータ処理装置100 が他のデータ処理装置10
1 とｎクロックサイクルでスレーブリード／ライト動作
をするシステムの場合に、データ処理装置100 や他のデ
ータ処理装置101 の動作制御部１１により、書込みデー
タＤINの書込み動作時の基準クロックＣLKに基づいてｎ
−１クロックパルスの制御信号が発生され、該制御信号
に基づいて動作中信号ＢUSY ＃が出力される。
を実行するデータ処理装置100 が他のデータ処理装置10
1 とｎクロックサイクルでスレーブリード／ライト動作
をするシステムの場合に、データ処理装置100 や他のデ
ータ処理装置101 の動作制御部１１により、書込みデー
タＤINの書込み動作時の基準クロックＣLKに基づいてｎ
−１クロックパルスの制御信号が発生され、該制御信号
に基づいて動作中信号ＢUSY ＃が出力される。
【００４２】このため、マスター側のデータ処理装置10
1 からスレーブ側のデータ処理装置100 に書込まれた命
令起動／非起動情報の結果となるスレーブ側のデータ処
理装置100 の動作中／非動作中を確認する動作中信号Ｂ
USY ＃信号について、スレーブ側のデータ処理装置100
の解読結果を待つことなく、そのｎ−１クロック後には
動作確認をすることができる。
1 からスレーブ側のデータ処理装置100 に書込まれた命
令起動／非起動情報の結果となるスレーブ側のデータ処
理装置100 の動作中／非動作中を確認する動作中信号Ｂ
USY ＃信号について、スレーブ側のデータ処理装置100
の解読結果を待つことなく、そのｎ−１クロック後には
動作確認をすることができる。
【００４３】これにより、データ処理システム装置の信
頼性の向上を図ることが可能となる。
頼性の向上を図ることが可能となる。
【００４４】
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図２〜５は、本発明の実施例に係るデ
ータ処理装置，その制御方法及びデータ処理システム装
置を説明する図をそれぞれ示している。
いて説明をする。図２〜５は、本発明の実施例に係るデ
ータ処理装置，その制御方法及びデータ処理システム装
置を説明する図をそれぞれ示している。
【００４５】図２は、本発明の実施例に係るマイクロプ
ロセッサの主要部の構成図であり、図３は、そのビジー
制御部の主要部の内部構成図であり、図３はその動作タ
イムチャートをそれぞれ示している。
ロセッサの主要部の構成図であり、図３は、そのビジー
制御部の主要部の内部構成図であり、図３はその動作タ
イムチャートをそれぞれ示している。
【００４６】例えば、ビジー制御方式を採るデータ処理
装置の一例となるマイクロプロセッサ（以下単にＭＰＵ
という）２０は、図２において、データ入力部２１，ア
ドレスデコーダ２２，ビジー制御部２３，ビジー出力部
２４及びその他の処理部２５から成る。なお、当該ＭＰ
Ｕは書込みデータＤINから命令起動／非起動情報の一例
となるスタートビット＝「ＯＮ情報」／「ＯFF情報」を
解読して命令を実行するものである。
装置の一例となるマイクロプロセッサ（以下単にＭＰＵ
という）２０は、図２において、データ入力部２１，ア
ドレスデコーダ２２，ビジー制御部２３，ビジー出力部
２４及びその他の処理部２５から成る。なお、当該ＭＰ
Ｕは書込みデータＤINから命令起動／非起動情報の一例
となるスタートビット＝「ＯＮ情報」／「ＯFF情報」を
解読して命令を実行するものである。
【００４７】すなわち、データ入力部２１は書込みデー
タＤINを入力するものであり、アドレスデコーダ２２は
書込みデータＤINに係るアドレスを解読するものであ
る。また、ビジー制御部２３及びビジー出力部２４は動
作制御部１１の一実施例であり、ビジー制御部２３は書
込みデータＤINと書込み動作信号Ｓ１に基づいて当該Ｍ
ＰＵ２０の動作中を示す動作中信号ＢUSY ＃の一例とな
るビジー信号（以下単にＢUSY ＃信号という）やそれを
解除する非動作中信号ＲEADY＃（以下単にＲEADY＃信号
という）を出力するものである。なお、ビジー制御部２
３の内部構成については、図３において詳述する。
タＤINを入力するものであり、アドレスデコーダ２２は
書込みデータＤINに係るアドレスを解読するものであ
る。また、ビジー制御部２３及びビジー出力部２４は動
作制御部１１の一実施例であり、ビジー制御部２３は書
込みデータＤINと書込み動作信号Ｓ１に基づいて当該Ｍ
ＰＵ２０の動作中を示す動作中信号ＢUSY ＃の一例とな
るビジー信号（以下単にＢUSY ＃信号という）やそれを
解除する非動作中信号ＲEADY＃（以下単にＲEADY＃信号
という）を出力するものである。なお、ビジー制御部２
３の内部構成については、図３において詳述する。
【００４８】ビジー出力部２４はスタートビット＝「Ｏ
Ｎ情報」／「ＯFF情報」の解読結果に基づいてＢUSY ＃
信号を修正し、先に出力されているＢUSY ＃信号を継続
出力するか，又はＲEADY＃信号を出力するものである。
Ｎ情報」／「ＯFF情報」の解読結果に基づいてＢUSY ＃
信号を修正し、先に出力されているＢUSY ＃信号を継続
出力するか，又はＲEADY＃信号を出力するものである。
【００４９】その他の処理部２５は命令処理ユニット等
から成り、解読された命令に基づいて演算処理等をする
ものである。例えば、ベクトル長を格納したレジスタ
（べクトルレングスレジスタという）やその演算処理を
する算術処理ユニットから成る。
から成り、解読された命令に基づいて演算処理等をする
ものである。例えば、ベクトル長を格納したレジスタ
（べクトルレングスレジスタという）やその演算処理を
する算術処理ユニットから成る。
【００５０】図３は、本発明の実施例に係るビジー制御
部の内部構成図である。図３において、ビジー制御部２
３は二入力論理積回路23Ａ，第１，第２のラッチ回路23
Ｂ，23Ｃ及びライトデータ制御部23Ｄから成る。
部の内部構成図である。図３において、ビジー制御部２
３は二入力論理積回路23Ａ，第１，第２のラッチ回路23
Ｂ，23Ｃ及びライトデータ制御部23Ｄから成る。
【００５１】すなわち、二入力論理積回路23Ａ及び第１
のラッチ回路23Ｂは信号立上げ部11Ａの一実施例を構成
するものであり、該論理積回路23Ａは書込みデータＤIN
のライトアクセスを示す書込み動作信号Ｓ１と、当該Ｍ
ＰＵ２０の書込み許可信号Ｓ２の二入力論理積に基づい
て内部制御信号Ｓ３を出力するものである。また、第１
のラッチ回路23Ｂは内部制御信号Ｓ３を１クロック周期
だけラッチし、当該ＭＰＵ２０が動作中であることを示
すＢUSY ＃信号を出力するものである。
のラッチ回路23Ｂは信号立上げ部11Ａの一実施例を構成
するものであり、該論理積回路23Ａは書込みデータＤIN
のライトアクセスを示す書込み動作信号Ｓ１と、当該Ｍ
ＰＵ２０の書込み許可信号Ｓ２の二入力論理積に基づい
て内部制御信号Ｓ３を出力するものである。また、第１
のラッチ回路23Ｂは内部制御信号Ｓ３を１クロック周期
だけラッチし、当該ＭＰＵ２０が動作中であることを示
すＢUSY ＃信号を出力するものである。
【００５２】これにより、ビジー制御部２３は書込みデ
ータＤINの書込みがあった場合に、該書込みデータＤIN
のスタートビット＝「ＯＮ情報」に係わらずＢUSY ＃信
号を外部に出力することができる。
ータＤINの書込みがあった場合に、該書込みデータＤIN
のスタートビット＝「ＯＮ情報」に係わらずＢUSY ＃信
号を外部に出力することができる。
【００５３】第２のラッチ回路23Ｃ及びライトデータ制
御部23Ｄは信号制御部11Ｂの一実施例を構成するもので
あり、該ラッチ回路23Ｃは書込みデータＤINに係るスタ
ートビット＝「ＯＮ情報」を１クロック周期だけラッチ
するものであり、ライトデータ制御部23Ｄはラッチされ
たスタートビット＝「ＯＮ情報」又は「ＯFF情報」に基
づいて、当該ＭＰＵ２０のＢUSY ＃信号を解除するＲEA
DY＃信号の出力制御をするものである。
御部23Ｄは信号制御部11Ｂの一実施例を構成するもので
あり、該ラッチ回路23Ｃは書込みデータＤINに係るスタ
ートビット＝「ＯＮ情報」を１クロック周期だけラッチ
するものであり、ライトデータ制御部23Ｄはラッチされ
たスタートビット＝「ＯＮ情報」又は「ＯFF情報」に基
づいて、当該ＭＰＵ２０のＢUSY ＃信号を解除するＲEA
DY＃信号の出力制御をするものである。
【００５４】このようにして、本発明の実施例に係るマ
イクロプロセッサによれば、図３に示すような、二入力
論理積回路23Ａ，第１，第２のラッチ回路23Ｂ，23Ｃ及
びライトデータ制御部23Ｄから成るビジー制御部２３が
設けられ、書込みデータＤINの書込みがあった場合に、
該書込みデータＤINの内容となるスタートビット＝「Ｏ
Ｎ情報」に係わらずＢUSY ＃信号が外部に出力される。
イクロプロセッサによれば、図３に示すような、二入力
論理積回路23Ａ，第１，第２のラッチ回路23Ｂ，23Ｃ及
びライトデータ制御部23Ｄから成るビジー制御部２３が
設けられ、書込みデータＤINの書込みがあった場合に、
該書込みデータＤINの内容となるスタートビット＝「Ｏ
Ｎ情報」に係わらずＢUSY ＃信号が外部に出力される。
【００５５】例えば、マスター側のＭＰＵからスレーブ
側のＭＰＵに書込みデータＤINとしてスタートビット＝
「ＯＮ情報」が書き込まれると、従来例のように、当該
スレーブ側のＭＰＵにおいて、起動用レジスタ，命令レ
ジスタ及びデコーダ等により該スタートビット＝「ＯＮ
情報」が解読される前に、その動作中を示すＢUSY ＃信
号がとりあえずマスター側のＭＰＵに出力される。
側のＭＰＵに書込みデータＤINとしてスタートビット＝
「ＯＮ情報」が書き込まれると、従来例のように、当該
スレーブ側のＭＰＵにおいて、起動用レジスタ，命令レ
ジスタ及びデコーダ等により該スタートビット＝「ＯＮ
情報」が解読される前に、その動作中を示すＢUSY ＃信
号がとりあえずマスター側のＭＰＵに出力される。
【００５６】このため、従来例に比べて書込みデータＤ
INに対するＢUSY ＃信号をマスター側のＭＰＵに即刻出
力することが可能となる。例えば、命令起動レジスタ
（アドレスデコーダ）のライトアクセスを示す基準クロ
ックＣLKの立上がりから１サイクル後のクロック周期
に同期して、そのＢUSY ＃信号がマスター側のＭＰＵ
に出力される（図４参照）。
INに対するＢUSY ＃信号をマスター側のＭＰＵに即刻出
力することが可能となる。例えば、命令起動レジスタ
（アドレスデコーダ）のライトアクセスを示す基準クロ
ックＣLKの立上がりから１サイクル後のクロック周期
に同期して、そのＢUSY ＃信号がマスター側のＭＰＵ
に出力される（図４参照）。
【００５７】これにより、その間に、他のＭＰＵから当
該ＭＰＵにスレーブアクセスがあった場合にも、当該装
置の誤動作を阻止することが可能となる。次に、本発明
の実施例に係るデータ処理装置の制御方法について、当
該装置の動作を補足しながら説明をする。
該ＭＰＵにスレーブアクセスがあった場合にも、当該装
置の誤動作を阻止することが可能となる。次に、本発明
の実施例に係るデータ処理装置の制御方法について、当
該装置の動作を補足しながら説明をする。
【００５８】図４は、本発明の実施例に係るデータ処理
装置の動作タイムチャートを示している。例えば、当該
ＭＰＵ２０に対し、基準クロックＣLKに同期して、書
込みデータＤINの書込みがあった場合に、該クロック１
サイクル後に、該書込みデータＤINのスタートビット＝
「ＯＮ情報」に係わらずＢUSY ＃信号がビジー制御部１
１の二入力論理積回路23Ａ，第１のラッチ回路23Ｂを介
してビジー出力部２４から外部に出力される。
装置の動作タイムチャートを示している。例えば、当該
ＭＰＵ２０に対し、基準クロックＣLKに同期して、書
込みデータＤINの書込みがあった場合に、該クロック１
サイクル後に、該書込みデータＤINのスタートビット＝
「ＯＮ情報」に係わらずＢUSY ＃信号がビジー制御部１
１の二入力論理積回路23Ａ，第１のラッチ回路23Ｂを介
してビジー出力部２４から外部に出力される。
【００５９】その後、図４に示すように、基準クロック
ＣLKに同期して、ビジー制御部２３のスタートビット
＝「ＯＮ情報」が第２のラッチ回路23Ｃ及びライトデー
タ制御部23Ｄにより修正，例えば、該書込みデータＤIN
の内容が命令起動をするスタートビット＝「ＯＮ情報」
と判別された場合には、ビジー出力部２４からＢUSY＃
信号が継続して出力され、それが命令非起動となるスタ
ートビット＝「ＯFF情報」と判別された場合には、ＢUS
Y ＃信号を解除するＲEADY＃信号が出力される。
ＣLKに同期して、ビジー制御部２３のスタートビット
＝「ＯＮ情報」が第２のラッチ回路23Ｃ及びライトデー
タ制御部23Ｄにより修正，例えば、該書込みデータＤIN
の内容が命令起動をするスタートビット＝「ＯＮ情報」
と判別された場合には、ビジー出力部２４からＢUSY＃
信号が継続して出力され、それが命令非起動となるスタ
ートビット＝「ＯFF情報」と判別された場合には、ＢUS
Y ＃信号を解除するＲEADY＃信号が出力される。
【００６０】このようにして、本発明の実施例に係るマ
イクロプロセッサの制御方法によれば、図４の動作タイ
ムチャートに示すように、書込みデータＤINの書込みが
あった場合に、該書込みデータＤINのスタートビット＝
「ＯＮ情報」／「ＯFF情報」に係わらずＢUSY ＃信号が
出力され、その後、書込みデータＤINのスタートビット
＝「ＯＮ情報」／「ＯFF情報」に基づいてＢUSY ＃信号
又は該ＢUSY ＃信号を解除するＲEADY＃信号が出力され
る。
イクロプロセッサの制御方法によれば、図４の動作タイ
ムチャートに示すように、書込みデータＤINの書込みが
あった場合に、該書込みデータＤINのスタートビット＝
「ＯＮ情報」／「ＯFF情報」に係わらずＢUSY ＃信号が
出力され、その後、書込みデータＤINのスタートビット
＝「ＯＮ情報」／「ＯFF情報」に基づいてＢUSY ＃信号
又は該ＢUSY ＃信号を解除するＲEADY＃信号が出力され
る。
【００６１】このため、命令を実行するスタートビット
＝「ＯＮ情報」の解読を先行することなく、該スタート
ビット＝「ＯＮ情報」が書込まれたら、即刻に、その動
作中を示すＢUSY ＃信号を出力することにより、その
後、該ＢUSY ＃信号の修正制御をすることで、当該装置
間の誤動作を阻止することが可能となる。
＝「ＯＮ情報」の解読を先行することなく、該スタート
ビット＝「ＯＮ情報」が書込まれたら、即刻に、その動
作中を示すＢUSY ＃信号を出力することにより、その
後、該ＢUSY ＃信号の修正制御をすることで、当該装置
間の誤動作を阻止することが可能となる。
【００６２】例えば、ベクトル長を格納したべクトルレ
ングスレジスタを有するＭＰＵ２０にスレーブ動作をさ
せる場合であって、スタートビット＝「ＯＮ情報」によ
って実行される命令が８ベクトル長の乗算を内容とし、
そのプログラムが、あるクロックサイクルで該スタート
ビット＝「ＯＮ情報」を書込み、次のサイクルでべクト
ルレングスレジスタを変更しようとする内容が書かれて
いた場合とすれば、ＭＰＵ２０を起動するために、マス
ター側のＭＰＵから該ＭＰＵ２０にスタートビット＝
「ＯＮ情報」が書込まれ、該ＭＰＵ２０はこの命令に係
る乗算を何回演算を実行すれば良いかを知るために、べ
クトルレングスレジスタを参照する。
ングスレジスタを有するＭＰＵ２０にスレーブ動作をさ
せる場合であって、スタートビット＝「ＯＮ情報」によ
って実行される命令が８ベクトル長の乗算を内容とし、
そのプログラムが、あるクロックサイクルで該スタート
ビット＝「ＯＮ情報」を書込み、次のサイクルでべクト
ルレングスレジスタを変更しようとする内容が書かれて
いた場合とすれば、ＭＰＵ２０を起動するために、マス
ター側のＭＰＵから該ＭＰＵ２０にスタートビット＝
「ＯＮ情報」が書込まれ、該ＭＰＵ２０はこの命令に係
る乗算を何回演算を実行すれば良いかを知るために、べ
クトルレングスレジスタを参照する。
【００６３】ここで、ＭＰＵ２０がビジー（動作中）で
あるという値が他のＭＰＵにより早期に受理されるた
め、該ＭＰＵ２０において、次のサイクルでべクトルレ
ングスレジスタを変更しようとする内容が書かれていた
場合にも、それを変更することができず、本来実行しよ
うとしていた命令に係る乗算の回数を正確に演算をする
ことが可能となる。
あるという値が他のＭＰＵにより早期に受理されるた
め、該ＭＰＵ２０において、次のサイクルでべクトルレ
ングスレジスタを変更しようとする内容が書かれていた
場合にも、それを変更することができず、本来実行しよ
うとしていた命令に係る乗算の回数を正確に演算をする
ことが可能となる。
【００６４】これにより、書込みデータＤINの解読して
命令を実行するＭＰＵ２０のビジー制御を正確に実行す
ることが可能となる。次に、本発明の実施例に係るデー
タ処理システム装置について、当該プロセッサ及びその
制御方法を補足しながら説明をする。
命令を実行するＭＰＵ２０のビジー制御を正確に実行す
ることが可能となる。次に、本発明の実施例に係るデー
タ処理システム装置について、当該プロセッサ及びその
制御方法を補足しながら説明をする。
【００６５】図５は、本発明の実施例に係るデータ処理
システム装置の構成図を示している。例えば、書込みデ
ータＤINを解読して命令を実行するＭＰＵ100 が他のＭ
ＰＵ101 とｎ＝３クロックサイクルでスレーブリード／
ライト動作をするシステムの場合、図５において、デー
タバス２７やアドレスバス２８に接続された第１のＭＰ
Ｕ100 ，第２のＭＰＵ101 及びその他のＭＰＵ103 が具
備され、各プロセッサ100 〜103 が本発明の実施例に係
るマイクロプロセッサから成るものである。
システム装置の構成図を示している。例えば、書込みデ
ータＤINを解読して命令を実行するＭＰＵ100 が他のＭ
ＰＵ101 とｎ＝３クロックサイクルでスレーブリード／
ライト動作をするシステムの場合、図５において、デー
タバス２７やアドレスバス２８に接続された第１のＭＰ
Ｕ100 ，第２のＭＰＵ101 及びその他のＭＰＵ103 が具
備され、各プロセッサ100 〜103 が本発明の実施例に係
るマイクロプロセッサから成るものである。
【００６６】また、当該データ処理システム装置の第１
のＭＰＵ100 の動作制御部１１を構成するビジー制御部
２３が、書込みデータＤINの書込み動作時の基準クロッ
クＣLKに基づいて２（ｎ−１＝２）クロックパルスの内
部制御信号Ｓ３を発生し、該制御信号Ｓ３に基づいてＢ
USY ＃信号やＲEADY＃信号を制御線Ｌを介して第２のＭ
ＰＵ101 のシステムコントローラ１２等に転送をする
（図４，５参照）。
のＭＰＵ100 の動作制御部１１を構成するビジー制御部
２３が、書込みデータＤINの書込み動作時の基準クロッ
クＣLKに基づいて２（ｎ−１＝２）クロックパルスの内
部制御信号Ｓ３を発生し、該制御信号Ｓ３に基づいてＢ
USY ＃信号やＲEADY＃信号を制御線Ｌを介して第２のＭ
ＰＵ101 のシステムコントローラ１２等に転送をする
（図４，５参照）。
【００６７】なお、３クロックサイクルでスレーブリー
ド／ライト動作をするシステムの場合には、図３におけ
る第１のラッチ回路23Ｂの後段にラッチ回路をもう一段
設ける。
ド／ライト動作をするシステムの場合には、図３におけ
る第１のラッチ回路23Ｂの後段にラッチ回路をもう一段
設ける。
【００６８】このようにして、本発明の実施例に係るデ
ータ処理システム装置によれば、図５に示すように、第
１のＭＰＵ100 ，第２のＭＰＵ101 その他のＭＰＵ103
が本発明の実施例に係るＭＰＵ２０から成る。
ータ処理システム装置によれば、図５に示すように、第
１のＭＰＵ100 ，第２のＭＰＵ101 その他のＭＰＵ103
が本発明の実施例に係るＭＰＵ２０から成る。
【００６９】このため、マスター側のＭＰＵ101 からス
レーブ側のＭＰＵ100 に書込まれたスタートビット＝
「ＯＮ情報」の結果となるスレーブ側のＭＰＵ100 の動
作中／非動作中を確認するＢUSY ＃信号について、スレ
ーブ側のＭＰＵ100 の解読結果を待つことなく、その２
クロック後には動作確認をすることができる。
レーブ側のＭＰＵ100 に書込まれたスタートビット＝
「ＯＮ情報」の結果となるスレーブ側のＭＰＵ100 の動
作中／非動作中を確認するＢUSY ＃信号について、スレ
ーブ側のＭＰＵ100 の解読結果を待つことなく、その２
クロック後には動作確認をすることができる。
【００７０】例えば、図５に示すような第１のＭＰＵ10
0 が第２のＭＰＵ101 により制御されるシステム構成を
採った場合であって、第２のＭＰＵ101 が第１のＭＰＵ
100にスタートビット＝「ＯＮ情報」を書込んでから、
第１のＭＰＵ100 が全ての演算処理を終了し、該第１の
ＭＰＵ100 がレディー（非動作中）になってからの状態
を示すレジスタ内容をリードすることが可能となる。
0 が第２のＭＰＵ101 により制御されるシステム構成を
採った場合であって、第２のＭＰＵ101 が第１のＭＰＵ
100にスタートビット＝「ＯＮ情報」を書込んでから、
第１のＭＰＵ100 が全ての演算処理を終了し、該第１の
ＭＰＵ100 がレディー（非動作中）になってからの状態
を示すレジスタ内容をリードすることが可能となる。
【００７１】従って、ＭＰＵ100 の動作中／非動作中を
早期に確認すべく、スタートビット＝「ＯＮ情報」を書
込んでから、即刻、第１のＭＰＵ100 ２をレジスタ内容
を読み出す場合であっても、第２のＭＰＵ101 では第１
のＭＰＵ100 の動作後の状態を確認することができ、従
来例のような誤動作の原因が取り除かれる。
早期に確認すべく、スタートビット＝「ＯＮ情報」を書
込んでから、即刻、第１のＭＰＵ100 ２をレジスタ内容
を読み出す場合であっても、第２のＭＰＵ101 では第１
のＭＰＵ100 の動作後の状態を確認することができ、従
来例のような誤動作の原因が取り除かれる。
【００７２】これにより、データ処理システム装置の信
頼性の向上を図ることが可能となる。
頼性の向上を図ることが可能となる。
【００７３】
【発明の効果】以上説明したように、本発明のデータ処
理装置によれば信号立上げ部及び信号制御部から成る動
作制御部が設けられ、書込みデータの書込みがあった場
合に、命令起動／非起動情報に係わらず動作中信号が出
力される。
理装置によれば信号立上げ部及び信号制御部から成る動
作制御部が設けられ、書込みデータの書込みがあった場
合に、命令起動／非起動情報に係わらず動作中信号が出
力される。
【００７４】このため、従来例に比べて書込みデータに
対する動作中信号をマスター側のデータ処理装置に即刻
出力することが可能となる。このことで、その間に、他
のデータ処理装置から当該データ処理装置にスレーブア
クセスがあった場合にも、当該装置の誤動作を極力阻止
することが可能となる。
対する動作中信号をマスター側のデータ処理装置に即刻
出力することが可能となる。このことで、その間に、他
のデータ処理装置から当該データ処理装置にスレーブア
クセスがあった場合にも、当該装置の誤動作を極力阻止
することが可能となる。
【００７５】さらに、本発明のデータ処理装置の制御方
法によれば、書込みデータの書込みがあった場合に、命
令起動／非起動情報に係わらず動作中信号を出力し、そ
の後、書込みデータの命令起動／非起動情報に基づいて
動作中信号又は非動作中信号を出力する。
法によれば、書込みデータの書込みがあった場合に、命
令起動／非起動情報に係わらず動作中信号を出力し、そ
の後、書込みデータの命令起動／非起動情報に基づいて
動作中信号又は非動作中信号を出力する。
【００７６】このため、命令を実行する命令起動／非起
動情報の解読を先行することなく、該情報が書込まれた
ら、即刻に、その動作中を示す動作中信号を出力するこ
とにより、その後、該信号の修正制御をすることで、当
該装置間の誤動作を極力阻止することが可能となる。
動情報の解読を先行することなく、該情報が書込まれた
ら、即刻に、その動作中を示す動作中信号を出力するこ
とにより、その後、該信号の修正制御をすることで、当
該装置間の誤動作を極力阻止することが可能となる。
【００７７】このことから書込みデータの解読して命令
を実行するデータ処理装置のビジー制御を正確に実行す
ることが可能となる。また、本発明のデータ処理システ
ム装置によれば、スレーブ／マスター動作をする当該デ
ータ処理装置や他のデータ処理装置が本発明のデータ処
理装置から成る。
を実行するデータ処理装置のビジー制御を正確に実行す
ることが可能となる。また、本発明のデータ処理システ
ム装置によれば、スレーブ／マスター動作をする当該デ
ータ処理装置や他のデータ処理装置が本発明のデータ処
理装置から成る。
【００７８】このため、マスター側のデータ処理装置か
らスレーブ側のデータ処理装置に書込まれた命令起動／
非起動情報の結果となるスレーブ側のデータ処理装置の
動作中／非動作中を確認する動作中信号について、スレ
ーブ側のデータ処理装置の解読結果を待つことなく、早
期に、その動作確認をすることができる。
らスレーブ側のデータ処理装置に書込まれた命令起動／
非起動情報の結果となるスレーブ側のデータ処理装置の
動作中／非動作中を確認する動作中信号について、スレ
ーブ側のデータ処理装置の解読結果を待つことなく、早
期に、その動作確認をすることができる。
【００７９】これにより、データ処理装置の信頼性の向
上が図られることから、演算、描画処理等を専用，か
つ、高速に実行する専用プロセッサを具備した高機能，
高性能のデータ処理システム装置の提供に寄与するとこ
ろが大きい。
上が図られることから、演算、描画処理等を専用，か
つ、高速に実行する専用プロセッサを具備した高機能，
高性能のデータ処理システム装置の提供に寄与するとこ
ろが大きい。
【図１】本発明に係るデータ処理装置，その制御方法及
びデータ処理システム装置の原理図である。
びデータ処理システム装置の原理図である。
【図２】本発明の実施例に係るマイクロプロセッサの構
成図である。
成図である。
【図３】本発明の実施例に係るビジー制御部の内部構成
図である。
図である。
【図４】本発明の実施例に係るマイクロプロセッサの動
作タイムチャートである。
作タイムチャートである。
【図５】本発明の実施例に係るデータ処理システム装置
の構成図である。
の構成図である。
【図６】従来例に係るデータ処理装置の説明図である。
【図７】従来例に係る問題点を説明するデータ処理装置
の動作タイムチャートである。
の動作タイムチャートである。
１１…動作制御部、 11Ａ…信号立上げ部、 11Ｂ…信号制御部、 100 …当該データ処理装置、 101 …他のデータ処理装置、 ＤIN…書込みデータ、 ＢUSY ＃…動作中信号、 ＲEADY＃…非動作中信号、 Ｓ１…書込み動作信号、 Ｓ２…書込み許可信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白沢 謙二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平１−147651（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/362 510 G06F 15/16 340
Claims (4)
- 【請求項１】 信号立ち上げ部（11Ａ）と信号制御部
（11Ｂ）とから構成される動作制御部（11）を有するデ
ータ処理装置であって、 前記信号立ち上げ部（11Ａ）は、他のデータ処理装置
（101 ）から書き込みデータ（DIN ）を入力することに
より、該書き込みデータ（DIN ）の内容が命令起動情報
または命令非起動情報のいずれかに係わらず、動作中信
号（ＢUSY ＃）を出力し、 前記信号制御部（11Ｂ）は、前記書き込みデータ（DIN
）の内容が命令起動情報または命令非起動情報である
かに従って、前記動作中信号（ＢUSY ＃）を出力し続け
るか、または前記動作中信号（ＢUSY ＃）を解除する非
動作中信号（ＲEADY＃) を出力することを特徴とするデ
ータ処理装置。 - 【請求項２】 信号立ち上げ部（11Ａ）と信号制御部
（11Ｂ）とから構成される動作制御部（11）を有するデ
ータ処理方法であって、他のデータ処理装置（101 ）か
ら書き込みデータ（ＤIN）の書き込みがあった場合、ま
ず、前記信号立ち上げ部（11Ａ）は該書き込みデータ
（DIN ）の内容が命令起動情報または命令非起動情報の
いずれかに係わらず、動作中信号（ＢUSY ＃）を出力
し、その後、データ処理と同時に、前記信号制御部（11
Ｂ）は、前記命令起動情報または命令非起動情報である
かに従って、前記動作中信号（ＢUSY ＃）を出力し続け
るか、または前記動作中信号（ＢUSY ＃）を解除する非
動作中信号（ＲEADY＃) を出力することを特徴とするデ
ータ処理装置の制御方法。 - 【請求項３】 複数のデータ処理装置（100, 101・・
・）により構成され、前記複数のデータ処理装置間でｎ
クロックサイクルでスレーブリード／ライト動作するデ
ータ処理システム装置であって、 前記データ処理装置（100,101 ・・・）は、信号立ち上
げ部（11Ａ）と信号制御部（11Ｂ）とから構成される動
作制御部（11）を有し、 前記信号立ち上げ部（11Ａ）は、他のデータ処理装置
（101 ）から書き込みデータ（DIN ）を入力することに
より、該書き込みデータ（DIN ）の内容が命令起動情報
または命令非起動情報のいずれかに係わらず、動作中信
号（ＢUSY ＃）を出力し、 前記信号制御部（11Ｂ）は、前記書き込みデータ（DIN
）の内容が命令起動情報または命令非起動情報である
かに従って、前記動作中信号（ＢUSY ＃）を出力し続け
るか、または前記動作中信号（ＢUSY ＃）を解除する非
動作中信号（ＲEADY＃) を出力することを特徴とするデ
ータ処理システム装置。 - 【請求項４】 前記データ処理を装置（100 ）の前記動
作制御部（１１）が前記書き込みデータ（ＤIN）の書込
み動作時の基準クロック（ＣLK）に基づいてｎ−１クロ
ックパルスの制御信号を発生し、前記制御信号に基づい
て動作中信号（ＢUSY ＃）を出力することを特徴とする
請求項３記載のデータ処理システム装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013107A JP2978321B2 (ja) | 1992-01-28 | 1992-01-28 | データ処理装置，その制御方法及びデータ処理システム装置 |
| US08/601,704 US5742842A (en) | 1992-01-28 | 1996-02-15 | Data processing apparatus for executing a vector operation under control of a master processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013107A JP2978321B2 (ja) | 1992-01-28 | 1992-01-28 | データ処理装置，その制御方法及びデータ処理システム装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05204839A JPH05204839A (ja) | 1993-08-13 |
| JP2978321B2 true JP2978321B2 (ja) | 1999-11-15 |
Family
ID=11823931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013107A Expired - Fee Related JP2978321B2 (ja) | 1992-01-28 | 1992-01-28 | データ処理装置，その制御方法及びデータ処理システム装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2978321B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2537526B2 (ja) * | 1987-12-02 | 1996-09-25 | 富士通株式会社 | マルチプロセッサシステム |
-
1992
- 1992-01-28 JP JP4013107A patent/JP2978321B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05204839A (ja) | 1993-08-13 |
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