JPH09114670A - パワーオン初期化を有する情報処理システム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 システム初期化のための任意選択の柔軟性を
増す。 【解決手段】 システム初期化は、プロセッサにより発
行されるＩＰＬ読出しコマンドに応答して、ＩＰＬ読出
しコマンドがプロセッサ・バスに接続される装置により
受諾される場合は、初期化データをプロセッサに返却す
るステップと、プロセッサ・バスに接続される装置がＩ
ＰＬデータにより応答しない場合は、データ管理ユニッ
トの制御の下でＩＰＬ読出しコマンドをＩ／Ｏバスに渡
すステップと、ＩＰＬ読出しコマンドがＩ／Ｏバスに接
続されるＩ／Ｏ制御装置により受諾される場合は、初期
化データをプロセッサに返却するステップと、Ｉ／Ｏ制
御装置がＩＰＬ読出しコマンドを受諾しない場合は、デ
ータ管理ユニットの制御の下でＩＰＬ読出しコマンドを
システム初期化記憶装置に渡すステップと、初期化デー
タとをプロセッサに返却する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理システムに
関し、特にシステム初期化のための代替手段を含む情報
処理システムに関する。

【０００２】

【従来の技術】従来、パワーオン時におけるシステム初
期化のための多くの技術が存在する。情報処理システム
では、システムの状態を表す多くの状態がラッチに記憶
される。曖昧性及びエラーを回避するために、これらの
ラッチはパワーオン時またはシステム初期化時に、所定
状態にセットされなければならない。

【０００３】従来システムでは、システム初期化ルーチ
ン及び支援データが記憶される体系化されたアドレスが
確立される。初期化コマンドまたはパワーオンが発生す
ると、プロセッサはそのルーチン及びデータを体系化さ
れたアドレスから読出し、システム初期化を実行する。

【０００４】しかしながら、初期プログラム・ロード情
報及びルーチンのための単一のソースを有する従来シス
テムは、柔軟性を欠く。

【０００５】従来の初期化システムの例は、幾分単純な
単一プロセッサ・パーソナル・コンピュータ・システム
から実行され、これが読出し専用記憶装置などの体系化
された位置から初期化ルーチンを呼び出し、所定の記憶
位置からデータを読出す。データは読出し専用メモリ・
チップをプログラミングすることにより記憶されたり、
より複雑なシステムでは、ＩＰＬ（初期プログラム・ロ
ード）データがディスクからロードされる。

【０００６】

【発明が解決しようとする課題】従って、本発明の目的
は、システム初期化のための任意選択の柔軟性を増すこ
とである。そのために初期化ルーチンが、最初にプロセ
ッサ・バスに接続される装置から初期化データを読出そ
うと試み、応答が無い場合には、バス分離ユニットの制
御の下で、初期化データをＩ／Ｏバスに接続される装置
から読出そうと試み、再度応答が無い場合には、システ
ム初期化データをバス分離ユニットに接続されるシステ
ム初期化データ記憶装置から読出す。

【０００７】

【課題を解決するための手段】従って、情報処理システ
ムが１つ以上の処理ユニットと、プロセッサ・データ・
バス、メモリ・システム、及びＩ／Ｏバスに接続される
データ管理ユニットと、プロセッサ・アドレス・バス、
メモリ・システム、Ｉ／Ｏバス、及びシステム初期化記
憶装置に接続されるアドレス管理ユニットとを含み、シ
ステム初期化装置が初期化ルーチン及び初期化データを
記憶する。システム初期化は、プロセッサにより発行さ
れる初期プログラム・ロード（ＩＰＬ）読出しコマンド
に応答して、ＩＰＬ読出しコマンドがプロセッサ・バス
に接続される装置により受諾される場合（すなわちＩＰ
Ｌデータが入手可能）、初期化データをプロセッサに返
却するステップと、プロセッサ・バスに接続される装置
がＩＰＬデータにより応答しない場合、データ管理ユニ
ットの制御の下でＩＰＬ読出しコマンドをＩ／Ｏバスに
渡すステップと、ＩＰＬ読出しコマンドがＩ／Ｏバスに
接続されるＩ／Ｏ制御装置により受諾される場合、初期
化データをプロセッサに返却するステップと、Ｉ／Ｏ制
御装置がＩＰＬ読出しコマンドを受諾しない場合、デー
タ管理ユニットの制御の下で、ＩＰＬ読出しコマンドを
システム初期化記憶装置に渡すステップと、初期化デー
タをプロセッサに返却するステップとを含む。

【０００８】本発明の利点は、プロセッサ・バスを低速
のＩ／Ｏバスから分離することにより、プロセッサ性能
を向上するバス分離ユニットを有する複雑なマルチプロ
セッサ・システムにおけるシステム初期化が、多段のシ
ステム初期化ルーチンによることであり、このシステム
初期化ルーチンは、バス分離ユニットの制御の下で、最
初にプロセッサ・バスに接続される装置から初期化デー
タをアクセスしようと試み、入手できないと、初期化デ
ータをＩ／Ｏバスに接続される装置からアクセスしよう
と試み、再度入手できないと、システム初期化データを
システム初期化データ記憶装置から読出す。

【０００９】本発明の別の利点は、システム初期化デー
タが、プロセッサ・バス、Ｉ／Ｏバス、またはバス分離
ユニットへの低コストのＩ／Ｏアーキテクチャ独立接続
機構のいずれかに接続される装置上に記憶され得ること
である。

【００１０】本発明の他の特徴及び利点は、添付の図面
に関連して述べられる本発明の好適な態様から明らかと
なろう。

【００１１】

【発明の実施の形態】図１を参照しながら、本発明を実
現する情報処理システムについて述べることにする。

【００１２】情報処理システム１０は１つ以上の処理ユ
ニット１２を含み、各処理ユニットはプロセッサ・デー
タ・バス１４に接続されるデータ出力、及びプロセッサ
・アドレス・バス１６に接続されるアドレス出力を有す
る。データ管理ユニット（ＤＭＵ）１８がプロセッサ・
データ・バス１４に接続され、アドレス管理ユニット
（ＡＭＵ）２０がプロセッサ・アドレス・バス１６に接
続される。ＤＭＵ１８及びＡＭＵ２０は、単一のバス分
離ユニットに結合されてもよい。データ管理ユニット１
８は、メモリ・データ・バス２２によりメモリ・システ
ム２４に接続され、Ｉ／Ｏバス２６によりＩ／Ｏブリッ
ジ３２に接続される。アドレス管理ユニット２０は、メ
モリ・システム２４のアドレス・ライン２８、Ｉ／Ｏバ
ス２６、及びブリング・アップ・バス３０に接続され
る。Ｉ／Ｏバス２６は、データ管理ユニット１８、アド
レス管理ユニット２０、及びＩ／Ｏ制御装置３２の間を
接続する。ブリング・アップ・バス３０は、データ管理
ユニット１８をブリング・アップ・ルーチン記憶装置３
４に接続し、後者は読出し専用記憶装置（ＲＯＳ）また
は不揮発性ＲＡＭ（ＮＶＲＡＭ）として実現され得る。

【００１３】前記の各ユニットは既知であるので、ここ
ではデータ管理ユニット１８及びアドレス管理ユニット
２０を除き、詳細には述べないことにする。

【００１４】次に図２乃至図４を参照しながら、データ
管理ユニット１８について説明する。

【００１５】データ管理ユニット１８は、プロセッサ・
データ・バス１４、メモリ・データ・バス２２、Ｉ／Ｏ
データ・バス２６などの多数のバスからの入力、及びア
ドレス管理ユニット２０により生成される多数の制御信
号に応答する。

【００１６】データ管理ユニット１８への全ての入力信
号が、入力ラッチに次のようにラッチされる。

【００１７】プロセッサ・データ・バス信号は入力ラッ
チ２０２にラッチされ、Ｉ／Ｏデータ信号は入力ラッチ
２０４にラッチされ、メモリ・データ信号は入力ラッチ
２０６にラッチされ、ブリング・アップ・バス３０から
の信号は、入力ラッチ２０８にラッチされる。

【００１８】アドレス管理ユニット２０からの制御信号
は、次のようにラッチされる。

【００１９】内部レジスタ制御は入力ラッチ２１０に記
憶され、プロセッサ・バス制御は入力ラッチ２１２に記
憶され、メモリ制御は入力ラッチ２１４に記憶され、グ
ラフィックス制御は入力ラッチ２１６に記憶される。制
御ラッチ２１０、２１２、２１４及び２１６の出力は、
データ制御論理２１８に入力される。データ制御論理２
１８は、データ管理ユニット１８を通過するデータをゲ
ートする制御信号を提供する。更に、データ制御論理２
１８は出力ラッチ２５０への出力を提供し、これは、グ
ラフィックス・コマンド・バスを介して、ＡＭＵ２０内
のラッチ３０８（図７参照）に伝送されるグラフィック
ス・コマンドを表す。

【００２０】プロセッサ・データ・バス・ラッチ２０２
の出力は、プロセッサ・データ・バス・バッファ２２２
及び内部レジスタ２２０の入力に接続される。プロセッ
サ・・データ・バス・バッファ２２２の出力は、出力ラ
ッチ２４２、並びにマルチプレクサ２３４及び２３６に
接続される。データはデータ制御論理２１８の制御の下
で、プロセッサ・データ・バス・バッファ２２２からゲ
ート出力される。内部レジスタ２２０は、マルチプレク
サ２３８の入力に接続される出力を有する。図示のよう
に、内部レジスタ２２０の出力も、データ制御論理２１
８により制御される。

【００２１】Ｉ／Ｏデータ・ラッチ２０４の出力は、Ｉ
／Ｏデータ・バッファ２２４、グラフィックス制御論理
及びバッファ２２６に接続される。Ｉ／Ｏデータ・バッ
ファ２２４の出力は、マルチプレクサ２３４及び２３８
の入力として接続される。グラフィックス制御論理及び
バッファ２２６の出力は、マルチプレクサ２３４及び２
３６に接続される。メモリ・データ・バス入力ラッチ２
０６は、エラー訂正コード（ＥＣＣ）論理２３２に接続
される出力を有し、ＥＣＣ論理２３２の出力は、メモリ
・データ・バッファ２２８及びグラフィックス制御論理
及びバッファ２２６の入力に接続される。メモリ・デー
タ・バッファ２２８の出力は、マルチプレクサ２３６及
び２３８に接続される。

【００２２】ブリング・アップ・バス入力ラッチ２０８
は、ブリング・アップ・データ・バッファ２３０に接続
される出力を有し、ブリング・アップ・データ・バッフ
ァ２３０はマルチプレクサ２３８に接続される出力を有
する。

【００２３】前述したように、レジスタ及びバッファ２
２０、２２２、２２４、２２６、２２８、２３０からの
データのゲートは、データ制御論理２１８により制御さ
れる。マルチプレクサ２３４及び２３６は各々３つの入
力を有し、マルチプレクサ２３８は４つの入力を有し、
これらの入力はデータ制御論理２１８により制御され
て、それぞれのマルチプレクサ２３４、２３６及び２３
８の出力には、レジスタまたはバッファ２２０、２２
２、２２４、２２６、２２８、２３０の１つからの入力
を表す出力が提供される。

【００２４】より詳細には、マルチプレクサ２３４の出
力は、メモリ・システム２４（図１参照）に伝送される
データのエラー訂正コードを生成するＥＣＣ生成論理２
４０に接続される。ＥＣＣ生成論理２４０の出力は、メ
モリ・データ・バス２２に接続される出力ラッチ２４４
に接続される。マルチプレクサ２３６の出力は、Ｉ／Ｏ
データ・バス２６に接続される出力を有する出力ラッチ
２４６に接続される。

【００２５】マルチプレクサ２３８は、プロセッサ・デ
ータ・バス１４に接続される出力を有する出力ラッチ２
４８に接続される。

【００２６】ブロック２６０及び２６２に含まれる回路
及び論理は、Ｉ／Ｏデータ・バス２６のデータを制御及
び受け渡し、プロセッサ・データ・バス１４とは非同期
に刻時される。Ｉ／Ｏバス２６上のＩ／Ｏデータを、プ
ロセッサ・バス１４上のプロセッサ・クロックの速度に
同期せず、算術演算的にも必ずしも関連しないクロック
速度で駆動するために、別々のクロック（図示せず）が
使用される。例えば、プロセッサ・バス・クロック速度
が１００ＭＨｚのときに、Ｉ／Ｏデータ・バス・クロッ
ク速度が３２ＭＨｚであったりする。

【００２７】データ管理ユニット１８の使用により、プ
ロセッサ・クロックをＩ／Ｏデータ・クロックから分離
することにより、プロセッサとデータ管理ユニット間の
トランザクションが、従来のように、低速で実行される
Ｉ／Ｏ要求により低速化されることなく、プロセッサ速
度で実行され得る。

【００２８】次に、図５乃至図７を参照しながら、本発
明によるアドレス管理ユニットについて説明する。

【００２９】アドレス管理ユニット２０への次の入力
が、入力ラッチに次のようにラッチされる。

【００３０】メモリ構成インタフェース信号が入力ラッ
チ３０２に接続され、プロセッサ・アドレス・バス１６
からのプロセッサ・アドレス・バス信号が入力ラッチ３
０４にラッチされ、Ｉ／Ｏアドレス信号が入力ラッチ３
０６にラッチされ、グラフィックス・コマンド・バス信
号が入力ラッチ３０８にラッチされる。入力ラッチ３０
２の出力は、メモリ実行キュー及び制御論理３２８に接
続される。プロセッサ・アドレス・バス・ラッチ３０４
からの出力は、コマンド及びアドレス復号論理３１０並
びにＩ／Ｏディレクトリ制御論理３１１に接続される。
コマンド及びアドレス復号論理３１０の出力は、内部レ
ジスタ制御３１６、メモリ書込みキュー３１８、メモリ
読出しキュー３２０、プロセッサからＩ／Ｏへのコマン
ド・キュー３２２、及び割込み制御３２４への入力とし
て接続される。Ｉ／Ｏディレクトリ制御論理３１１の出
力は、プロセッサからＩ／Ｏへのコマンド・キュー３２
２に接続される。

【００３１】Ｉ／Ｏアドレス入力ラッチ３０６は、コマ
ンド及びアドレス復号論理３１２に接続される出力を有
する。コマンド及びアドレス復号論理３１２の出力は、
割込み制御論理３２４の入力、及びＩ／Ｏからプロセッ
サへのコマンド・キュー論理３２６に接続される。グラ
フィックス・コマンド入力ラッチ３０８は、コマンド及
びアドレス復号論理３１４に接続される出力を有し、コ
マンド及びアドレス復号論理３１４は、出力ラッチ３４
８に接続される第１の出力を有する。出力ラッチ３４８
は、データ管理ユニット１８へのグラフィックス制御の
ための出力信号を生成する。コマンド及びアドレス復号
論理３１４の第２の出力は、プロセッサからＩ／Ｏへの
コマンド・キュー論理３２２及びＩ／Ｏからプロセッサ
へのコマンド・キュー論理３２６に接続される。

【００３２】プロセッサからＩ／Ｏへのコマンド・キュ
ー論理３２２及びＩ／Ｏからプロセッサへのコマンド・
キュー論理３２６は、各々、割込み制御論理３２４から
の出力である第３の入力を有する。

【００３３】内部レジスタ制御論理３１６の出力は出力
ラッチ３３４の入力に接続され、出力ラッチ３３４が内
部レジスタ制御信号をデータ管理ユニット１８に提供す
る。メモリ書込みキュー論理３１８及びメモリ読出しキ
ュー論理３２０の出力は、メモリ実行キュー及び制御論
理３２８に接続される。また、メモリ構成インタフェー
スからの入力ラッチ３０２からの出力も、メモリ実行キ
ュー及び制御論理３２８に接続される。メモリ実行キュ
ー及び制御論理３２８の第１の出力は出力ラッチ３３６
に接続され、これがメモリ制御信号をデータ管理ユニッ
ト１８に提供する。メモリ実行キュー及び制御論理３２
８からの第２の出力は出力ラッチ３３８に接続され、こ
れがメモリ・アドレス及び制御信号をメモリ２４（図１
参照）に提供する。プロセッサからＩ／Ｏへのコマンド
・キュー論理３２２の出力は、Ｉ／Ｏコマンド実行論理
３３０の入力に接続される。Ｉ／Ｏコマンド実行論理３
３０の第１の出力はラッチ３４０にラッチされ、Ｉ／Ｏ
アドレス・バス２６に伝送される。Ｉ／Ｏコマンド実行
論理３３０の第２の出力はラッチ３４２にラッチされ、
データ管理ユニット１８に伝送されるＩ／Ｏ制御信号と
なる。Ｉ／Ｏからプロセッサへのコマンド・キュー論理
３２６の出力は、プロセッサ・コマンド実行論理３３２
に接続される。プロセッサ・コマンド実行論理３３２は
出力ラッチ３４４に接続され、データ管理ユニット１８
に伝送されるプロセッサ制御を表す第１の出力セット
と、プロセッサ・アドレス・バス１６に接続される出力
を有する出力ラッチ３４６にラッチされる第２の出力セ
ットとを有する。

【００３４】図２乃至図４に関連して上述したように、
Ｉ／Ｏバス２６は、プロセッサ・データ・バス１４及び
プロセッサ・アドレス・バス１６と非同期に異なる周波
数で動作し得る。図５乃至図７に示されるように、Ｉ／
Ｏアドレス、コマンド及びデータに関連するブロック３
６０及び３６２に含まれる論理は、図２乃至図４に関連
して上述したプロセッサ・バス・クロックとは独立で非
同期のＩ／Ｏクロックの制御の下で動作する。従って、
Ｉ／Ｏバス２６上のアドレス、データ、制御信号及び割
込みは、データ管理ユニット１８及びアドレス管理ユニ
ット２０の制御の下で、プロセッサ・データ・バス１４
及びプロセッサ・アドレス・バス１６に直接接続される
プロセッサ１２の性能を最適化するように処理される。

【００３５】図８を参照しながら、本発明によるシステ
ム初期化ルーチンについて説明する。

【００３６】システム初期化ルーチン４００は、プロセ
ッサがＩＰＬ ＲＯＳ読出しコマンドを発行するとき
（４０４）、４０２で開始する。プロセッサ・バスに接
続される読出し専用記憶装置により読出しが受諾される
と（４０６）、読出しデータがプロセッサ・バスを介し
て直接プロセッサに返却され（４０８）、初期化読出し
が完了する。

【００３７】システム・バスに接続される装置がＩＰＬ
読出しコマンドを受諾しない場合、データ管理ユニット
１８はＩＰＬ読出しコマンドをＩ／Ｏバス２６に渡す
（４１０）。

【００３８】ＩＰＬ読出しコマンドがＩ／Ｏバス２６に
接続されるＩ／Ｏ制御装置により受諾されると（４１
２）、読出しデータがプロセッサに返却され（４１
４）、初期化読出しが完了する。

【００３９】ＩＰＬ読出しがＩ／Ｏバス２６上の装置に
より受諾されない場合、データ管理ユニット１８はＩＰ
Ｌ読出しコマンドをシステム初期化記憶装置３４に渡す
（４１６）。ＩＰＬ読出しコマンドがシステム初期化記
憶装置３４により受諾されると（４１８）、読出しデー
タがプロセッサに返却され（４２０）、初期化読出しが
完了する。ＩＰＬ読出しコマンドがシステム初期化記憶
装置３４により受諾されない場合、データ管理ユニット
１８はエラー信号及びダミー・データをプロセッサに渡
し（４２２）、システム初期化のエラーを示す。

【００４０】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００４１】（１）データ入出力及びアドレス入出力を
有する少なくとも１つのプロセッサと、前記各プロセッ
サの前記データ入出力に接続されるプロセッサ・データ
・バスと、前記各プロセッサの前記アドレス入出力に接
続されるプロセッサ・アドレス・バスと、前記プロセッ
サ・データ・バスに接続され、前記プロセッサ・データ
・バス及び前記プロセッサ・アドレス・バスとの間の情
報フローを制御するバス分離ユニットと、データ入出力
及びアドレス入出力を有するメモリ・システムと、前記
バス分離ユニットに接続されるデータ・ライン及びアド
レス・ラインを有する入出力バスと、前記入出力バス及
び少なくとも１つの入出力装置に接続される少なくとも
１つの入出力制御装置と、少なくとも１つの前記バスに
接続されるシステム初期化記憶装置と、情報処理システ
ムの初期化を制御する初期化制御論理と、を含む、情報
処理システム。 （２）１つ以上の処理ユニットと、プロセッサ・バス、
メモリ・システム、及び入出力バスに接続されるバス分
離ユニットと、システム初期化を制御する手段と、を含
む情報処理システムであって、前記初期化制御手段が、
初期化ルーチン及び初期化データを記憶する手段と、前
記プロセッサにより発行されるＩＰＬ読出しコマンドに
応答して、前記ＩＰＬ読出しコマンドが前記プロセッサ
・バスに接続される装置により受諾される場合、初期化
データを前記プロセッサに返却する第１の手段と、前記
プロセッサ・バスに接続される前記装置がＩＰＬデータ
により応答しない場合、前記バス分離ユニットの制御の
下で前記ＩＰＬ読出しコマンドを前記入出力バスに渡す
手段と、前記ＩＰＬ読出しコマンドが前記入出力バスに
接続される入出力制御装置により受諾される場合、初期
化データを前記プロセッサに返却する第２の手段と、前
記入出力制御装置が前記ＩＰＬ読出しコマンドを受諾し
ない場合、前記バス分離ユニットの制御の下で、前記Ｉ
ＰＬ読出しコマンドを前記システム初期化データ記憶手
段に渡す手段と、前記記憶手段から前記プロセッサに前
記初期化データを返却する第３の手段と、を含む、情報
処理システム。 （３）１つ以上の処理ユニットと、プロセッサ・バス、
メモリ・システム、及び入出力バスに接続されるバス分
離ユニットとを含む情報処理システムを初期化する方法
であって、初期化ルーチン及び初期化データをシステム
初期化記憶手段に記憶するステップと、前記プロセッサ
により発行されるＩＰＬ読出しコマンドに応答して、前
記ＩＰＬ読出しコマンドが前記プロセッサ・バスに接続
される装置により受諾される場合、初期化データを前記
プロセッサに返却するステップと、前記プロセッサ・バ
スに接続される前記装置がＩＰＬデータにより応答しな
い場合、前記バス分離ユニットの制御の下で前記ＩＰＬ
読出しコマンドを前記入出力バスに渡すステップと、前
記ＩＰＬ読出しコマンドが前記入出力バスに接続される
入出力制御装置により受諾される場合、初期化データを
前記プロセッサに返却するステップと、前記入出力制御
装置が前記ＩＰＬ読出しコマンドを受諾しない場合、前
記バス分離ユニットの制御の下で、前記ＩＰＬ読出しコ
マンドを前記システム初期化記憶手段に渡すステップ
と、前記システム初期化記憶手段から前記プロセッサに
前記初期化データを返却するステップと、を含む、方
法。

【図面の簡単な説明】

【図１】本発明を実現する情報処理システムのブロック
図である。

【図２】本発明によるデータ管理ユニットのブロック図
である。

【図３】本発明によるデータ管理ユニットのブロック図
である。

【図４】本発明によるデータ管理ユニットのブロック図
である。

【図５】本発明によるアドレス管理ユニットのブロック
図である。

【図６】本発明によるアドレス管理ユニットのブロック
図である。

【図７】本発明によるアドレス管理ユニットのブロック
図である。

【図８】本発明によるシステム初期化方法のフローチャ
ートを示す図である。

【符号の説明】

１０ 情報処理システム １８ データ管理ユニット ２０ アドレス管理ユニット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウォーレン・イー・マウル アメリカ合衆国78613、テキサス州シダ ー・パーク、タク・ロード 12131

Claims (3)

【特許請求の範囲】
1. 【請求項１】データ入出力及びアドレス入出力を有する
   少なくとも１つのプロセッサと、 前記各プロセッサの前記データ入出力に接続されるプロ
   セッサ・データ・バスと、 前記各プロセッサの前記アドレス入出力に接続されるプ
   ロセッサ・アドレス・バスと、 前記プロセッサ・データ・バスに接続され、前記プロセ
   ッサ・データ・バス及び前記プロセッサ・アドレス・バ
   スとの間の情報フローを制御するバス分離ユニットと、 データ入出力及びアドレス入出力を有するメモリ・シス
   テムと、 前記バス分離ユニットに接続されるデータ・ライン及び
   アドレス・ラインを有する入出力バスと、 前記入出力バス及び少なくとも１つの入出力装置に接続
   される少なくとも１つの入出力制御装置と、 少なくとも１つの前記バスに接続されるシステム初期化
   記憶装置と、 情報処理システムの初期化を制御する初期化制御論理
   と、 を含む、情報処理システム。
2. 【請求項２】１つ以上の処理ユニットと、 プロセッサ・バス、メモリ・システム、及び入出力バス
   に接続されるバス分離ユニットと、 システム初期化を制御する手段と、 を含む情報処理システムであって、前記初期化制御手段
   が、 初期化ルーチン及び初期化データを記憶する手段と、 前記プロセッサにより発行されるＩＰＬ読出しコマンド
   に応答して、前記ＩＰＬ読出しコマンドが前記プロセッ
   サ・バスに接続される装置により受諾される場合、初期
   化データを前記プロセッサに返却する第１の手段と、 前記プロセッサ・バスに接続される前記装置がＩＰＬデ
   ータにより応答しない場合、前記バス分離ユニットの制
   御の下で前記ＩＰＬ読出しコマンドを前記入出力バスに
   渡す手段と、 前記ＩＰＬ読出しコマンドが前記入出力バスに接続され
   る入出力制御装置により受諾される場合、初期化データ
   を前記プロセッサに返却する第２の手段と、 前記入出力制御装置が前記ＩＰＬ読出しコマンドを受諾
   しない場合、前記バス分離ユニットの制御の下で、前記
   ＩＰＬ読出しコマンドを前記システム初期化データ記憶
   手段に渡す手段と、 前記記憶手段から前記プロセッサに前記初期化データを
   返却する第３の手段と、 を含む、情報処理システム。
3. 【請求項３】１つ以上の処理ユニットと、プロセッサ・
   バス、メモリ・システム、及び入出力バスに接続される
   バス分離ユニットとを含む情報処理システムを初期化す
   る方法であって、 初期化ルーチン及び初期化データをシステム初期化記憶
   手段に記憶するステップと、 前記プロセッサにより発行されるＩＰＬ読出しコマンド
   に応答して、前記ＩＰＬ読出しコマンドが前記プロセッ
   サ・バスに接続される装置により受諾される場合、初期
   化データを前記プロセッサに返却するステップと、 前記プロセッサ・バスに接続される前記装置がＩＰＬデ
   ータにより応答しない場合、前記バス分離ユニットの制
   御の下で前記ＩＰＬ読出しコマンドを前記入出力バスに
   渡すステップと、 前記ＩＰＬ読出しコマンドが前記入出力バスに接続され
   る入出力制御装置により受諾される場合、初期化データ
   を前記プロセッサに返却するステップと、 前記入出力制御装置が前記ＩＰＬ読出しコマンドを受諾
   しない場合、前記バス分離ユニットの制御の下で、前記
   ＩＰＬ読出しコマンドを前記システム初期化記憶手段に
   渡すステップと、 前記システム初期化記憶手段から前記プロセッサに前記
   初期化データを返却するステップと、 を含む、方法。