JP3278593B2 - レジスタ設定方法およびレジスタ設定方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ接続回路に
関し、特にＬＳＩの動作モードの設定回路に関する。

【０００２】

【従来の技術】従来、ＩＳＤＮ回線接続回路において、
ＩＳＤＮインタフェース用ＬＳＩはレジスタを内蔵し、
動作モード等の設定をソフトウェアまたは、ファームウ
ェアで実施するが、ソフトウェアまたは、ファームウェ
アで設定するために、ＩＳＤＮインタフェース用ＬＳＩ
にバス（アドレス／データ／コマンド）を接続しなけれ
ばならず、バス配線が長くなってしまっていた。

【０００３】特に、ＩＳＤＮ回線を含む多種回線に対応
可能な通信装置では、インタフェースボードは独立して
おり、装置内でボード間接続を伴うバス配線となってい
た。

【０００４】

【発明が解決しようとする課題】問題点は、従来技術に
おいて、ＩＳＤＮインタフェースにバス（アドレス／デ
ータ／制御）を接続しなければならず、バス配線が長く
なってしまっていた。

【０００５】また、ＩＳＤＮインタフェース用ＬＳＩの
動作モードの再設定を実施するためにはソフトウェアま
たはファームウェアを作り替える必要があった。

【０００６】本発明は、ＬＳＩの動作モードに関するＬ
ＳＩ内部レジスタの設定を簡単なハードウェアを組み込
むことで実現し、ＬＳＩレジスタ設定をソフトウェアま
たはファームウェアを介さずに行うことを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明のレジスタ設定方法は、動作モードを決める
動作モードレジスタ部と、前記動作モードレジスタ部に
設定するための外部インタフェースとを有したＬＳＩ
に、前記外部インタフェースを介して動作モードを設定
するレジスタ設定方法であって、前記外部インタフェー
スに接続されているアドレス発生部と、前記外部インタ
フェースに接続されているデータ発生部と、前記データ
発生部への値を設定するためのスイッチとを備え、前記
スイッチを切り替えるかシステムリセット信号が発生し
た場合に、前記デ−タ発生部の内容を前記動作モードレ
ジスタ部に設定するためのタイミング信号を発生し、前
記タイミング信号により前記アドレス発生部の内容に従
って前記デ−タ発生部の内容を前記動作モードレジスタ
部に設定することを特徴としている。

【０００８】

【０００９】また、本発明のレジスタ設定方式は、動作
モードを決める動作モードレジスタ部と、前記動作モー
ドレジスタ部に設定するための外部インタフェースとを
有したＬＳＩに、前記外部インタフェースを介して動作
モードを設定するレジスタ設定方式において、前記外部
インタフェースに接続されているアドレス発生部と、前
記外部インタフェースに接続されているデータ発生部
と、前記データ発生部への値を設定するためのスイッチ
とを備え、前記スイッチを切り替えるかシステムリセッ
ト信号が発生すると前記アドレス発生部の内容および前
記デ−タ発生部の内容を前記動作モードレジスタ部に設
定するための前記外部インタフェースであるタイミング
信号を発生するパルス発生手段と、前記タイミング信号
が発生すると前記アドレス発生部の内容に従って前記デ
−タ発生部の内容を前記動作モードレジスタ部に設定す
る設定手段とを有することを特徴としている。

【００１０】更に上記の他に、前記スイッチを切り替え
るか前記システムリセットが発生すると、前記アドレス
発生部とデータ発生部とをリセットし、リセットした１
サイクル後に前記パルス発生手段が発生する保持信号に
より前記スイッチの内容を前記データレジスタ発生部に
固定値を前記アドレスレジスタ発生部にそれぞれ格納す
ることを特徴としている。

【００１１】更に、上記の他に、前記タイミング信号は
１サイクル目に発生する第１の書込信号と、２サイクル
目に発生する第２の書込信号とを有し、前記第１の書込
信号が発生すると、前記リセットされた前記アドレス発
生部の内容に従って前記リセットされた前記デ−タ発生
部の内容を前記動作モードレジスタ部に設定する第１の
書込手段と、前記第２の書込信号が発生すると、前記保
持信号によりセットされた前記アドレス発生部の内容に
従って前記保持信号によりセットされた前記デ−タ発生
部の内容を前記動作モードレジスタ部に設定する第２の
書込手段とを有することを特徴としている。

【００１２】更に、上記の他に、前記スイッチは、前記
アドレス発生部への入力源となる第１のスイッチと、前
記データ発生部への入力源となる第２のスイッチと、前
記タイミング信号の発生の元となる第３のスイッチとを
含むことを特徴としている。

【００１３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１４】図１を参照すると、本発明の第１の実施の
形態は、モード設定制御部６と、ＩＳＤＮインタフェー
ス用のＬＳＩ５とを備える。

【００１５】ＬＳＩ５はＩＳＤＮ用インタフェースを持
ったＬＳＩであって動作モードレジスタ部１６と、ＬＳ
Ｉのデータの処理および制御を行うＬＳＩ制御処理部１
７とを備える。

【００１６】モード設定制御部６は、ＬＳＩ５の動作モ
ードを設定するスイッチ１５と、リセット信号を発生す
るリセットパルス発生部１４と、動作モードレジスタ部
１６のアドレスを発生するアドレス発生部１２と、動作
モードレジスタ部１６に設定するデータを発生するデー
タ発生部１３と、動作モードレジスタ部１６の設定に必
要なタイミングパルス信号を発生するパルス発生部１１
と、固定値（１６進表示で「１」）であるアドレス線２
１と、スイッチ１５からデータ発生部１３に供給されて
いるデータ線２２と、アドレス線２１とデータ線２２上
のデータを設定するためのタイミング信号である保持信
号２８と、リセットパルス発生部１４から発生するリセ
ット信号２９と、電源ＯＮ時またはシステムリセット時
に発生されるリセット信号２６、動作モードレジスタ部
１６に書き込むための書込／チップセレクト信号２７
と、アドレス線２３と、データ線２４と、クロック２５
とから構成される。

【００１７】スイッチ１５はＤＩＰ型のスイッチ（例と
して４ビット構成）で１ビットでもＯＮにすると、リセ
ットパルス発生部１４からリセット信号２９を発生す
る。初期設定として全てＯＦＦ（データ線２２の値は１
６進表示で０）になっている。

【００１８】アドレス発生部１２はリセット信号２９が
発生するとリセットされ、アドレス発生部１２の出力値
（アドレス線２３）は１６進表示で「０」になる。

【００１９】データ発生部１３はリセット信号２９が発
生するとリセットされ、データ発生部１３の出力値（デ
ータ線２４）は１６進表示で「０」になる。

【００２０】動作モードレジスタ部１６の０番地に
「０」、１番地に「０」がセットされると、ＬＳＩ５は
通常モードの動作で動作する。動作モードレジスタ部１
６の０番地に「０」、１番地に「２」がセットされる
と、ＬＳＩ５はテストモードの動作で動作する。

【００２１】この時の動作モードレジスタ部１６への設
定方法は、アドレス発生部１２とデータ発生部１３の値
を変えることにより、書込／チップセレクト信号２７と
クロック２５のタイミングにより動作モードレジスタ部
１６に書き込む。

【００２２】リセット信号２９が発生すると、パルス発
生部１１は、動作モードレジスタ部１６の０番地と１番
地にデ−タを書き込むために２回の書込／チップセレク
ト信号の発生と、アドレス発生部１２とデータ発生部１
３へのデータの書込のために保持信号２８の発生とを行
う。

【００２３】図２を参照すると、図１をシステムに取り
込んだ場合のブロック図で、プロセッサ２と、メモリ３
と、ＩＳＤＮ制御部１と、システムバス７とから構成さ
れる。

【００２４】ＩＳＤＮ制御部１は、図１のモード設定制
御部６と、図１のＬＳＩ５と、データ線８から構成され
る。なお、データ線８は、図１の書込／チップセレクト
信号２７と、アドレス線２３と、データ線２４とから構
成される。

【００２５】次に、図１のブロック図の動作について、
図１、図３、および図４を参照して説明する。

【００２６】図１を参照すると、先ず、ＤＩＰスイッチ
１５を「２」に設定する。図１に明記していないが、こ
こでシステムの電源をオンにするとリセット信号２６が
発生する。このリセット信号２６のタイミングによりリ
セットパルス発生部１４はリセット信号２９を出力し、
リセット信号２９によりアドレス発生部１２は「０」、
データ発生部１３は「０」にそれぞれリセットされる
（図３のタイミングａ）。

【００２７】１回目の書込／チップセレクト信号２７に
より、データ発生部１３の初期値「０」が動作モードレ
ジスタ部１６の０番地に書き込まれる（図３のタイミン
グｂ）。

【００２８】次に、パルス発生部１１から出力される保
持信号２８により、アドレス発生部１２に「１」の値
が、データ発生部１３に「２」の値が保持される（図３
のタイミングｃ）。

【００２９】更に、２回目の書込／チップセレクト信号
２７により、動作モードレジスタ部６の１番地にデータ
線２４の内容（値は２）が書き込まれる（図３のタイミ
ングｄ）。

【００３０】以上の動作により、ＬＳＩ５は、テストモ
ードに設定されたことになる。

【００３１】次に、通常立ち上げ時の動作について説明
する。

【００３２】通常、システム立ち上げ時、ＤＩＰスイッ
チ１５はオフ（値は０）に設定されている。

【００３３】この状態でシステムの電源をオンにする
と、リセット信号２６が発生し、リセットパルス発生部
１４はリセット信号２９を発生し、リセット信号２９に
よりアドレス発生部１２は「０」、データ発生部１３は
「０」にそれぞれリセットされる（図４のタイミング
ａ）。

【００３４】１回目の書込／チップセレクト信号２７に
より、データ発生部１３の初期値「０」が動作モードレ
ジスタ部１６の０番地に書き込まれる（図３のタイミン
グｂ）。

【００３５】次に、パルス発生部１１から出力される保
持信号２８により、アドレス発生部１２に「１」の値
が、データ発生部１３に「０」の値が保持される（図４
のタイミングｃ）。

【００３６】更に、２回目の書込／チップセレクト信号
２７により、動作モードレジスタ部１６の１番地にデー
タ線２４の内容（値は０）が書き込まれる（図４のタイ
ミングｄ）。従って、通常モードで立ち上がったことに
なる。

【００３７】通常状態で立ち上がった後、スイッチ１５
を「０」から「２」に切り替えると、リセットパルス発
生部１４はリセット信号２９を発生し、リセット信号２
９によりアドレス発生部１２は「０」、データ発生部１
３は「０」にリセットされる（図３のタイミングａ）。

【００３８】１回目の書込／チップセレクト信号２７に
より、データ発生部１３の初期値「０」が動作モードレ
ジスタ部１６の０番地に書き込まれる（図３のタイミン
グｂ）。

【００３９】次に、パルス発生部１１から出力される保
持信号２８により、アドレス発生部１２に「１」の値
が、データ発生部１３に「２」の値が保持される（図３
のタイミングｃ）。

【００４０】更に、２回目の書込／チップセレクト信号
２７により、動作モードレジスタ部１６の１番地にデー
タ線２４の内容（値は２）が書き込まれる（図３のタイ
ミングｄ）。

【００４１】以上の動作により、ＬＳＩ５は、テストモ
ードになる。このように、通常モード動作中においても
ＤＩＰスイッチ１５を操作することにより設定できる。

【００４２】次に、図１と図２を用いて、説明する。

【００４３】今、電源をオンにするとプロセッサ２は、
ファームウェア（図２に明記されていないがプロセッサ
２内のＰＲＯＭに格納されている）とメモリ３に格納さ
れた基本プログラムに従って、初期設定を行って立ち上
がることになるが、図１内のスイッチ１５をオフ（値を
０）にしておくと、ＩＳＤＮ制御部１は、上記（図１，
３，４の説明）で説明したように電源がオンされると、
すぐにＬＳＩ５内の動作モードレジスタ部５の０番地に
「０」、１番地に「０」がそれぞれセットされ、ＬＳＩ
５は通常モードになる。そのため、プロセッサは各種初
期設定を行った後、正常に立ち上がり処理待ちとなる。

【００４４】この時、ＬＳＩの評価および、検査を行い
たいとき、スイッチ１５の下２ビット目をオン（値を０
から２にする）にすると、上記（図１、３，４の説明）
で説明したようにＬＳＩ５内の動作モードレジスタ部５
の０番地に「０」、１番地に「２」がそれぞれセットさ
れ、ＬＳＩ５はテストモードになる。そのため、基本と
なるソフトウェアまたは、ファームウェアはそのまま使
えることになる。メモリ３内に、アプリケーションソフ
ト同じ原理でＩＳＤＮ制御部１に関する試験プログラム
または評価プログラムを格納しておけば、そのプグラム
を実行させ、試験または評価ができる。

【００４５】また、システムの電源を立ち上げる前に図
１のスイッチを「２」に設定しておくと、電源を立ち上
げるとほぼ同時に、ＬＳＩ５がテストモードになること
は、上記（図１，３，４の説明）の説明で示した通りで
ある。この時は、すぐにＩＳＤＮ制御部１の評価ができ
る。

【００４６】以上、例として動作モード「０」と「２」
について説明したが、ＬＳＩにはその他モードが設定で
きるように仕様化されており、ＬＳＩの仕様に対応した
値を設定することができる。

【００４７】次に第２の実施の形態について図面を参照
して詳細に説明する。

【００４８】図５を参照すると、本発明の第２の実施の
形態は、モード設定制御部６と、ＩＳＤＮインタフェー
ス用のＬＳＩ５とを備える。

【００４９】ＬＳＩ５はＩＳＤＮ用インタフェースを持
ったＬＳＩであって動作モードレジスタ部１１６と、Ｌ
ＳＩのデータの処理および制御を行うＬＳＩ制御処理部
１１７とを備える。

【００５０】モード設定制御部６は、ＬＳＩ５の動作モ
ードを設定するスイッチ１１５と、動作モードレジスタ
部１１６のアドレスを設定するスイッチ１１８と、スイ
ッチ１１９と、動作モードレジスタ部１１６のアドレス
を発生するアドレス発生部１１２と、動作モードレジス
タ部１１６に設定するデータを発生するデータ発生部１
１３と、動作モードレジスタ部１１６の設定に必要なタ
イミングパルス信号を発生するパルス発生部１１１と、
スイッチ１１８からアドレス発生部１１２に供給されて
いるアドレス線１２１と、スイッチ１１５からデータ発
生部１１３に供給されているデータ線１２２と、システ
ムのリセット時に発生されるシステムリセット信号１２
６、動作モードレジスタ部１１６に書き込むための書込
／チップセレクト信号１２７と、アドレス線１２３と、
データ線１２４と、クロック１２５とから構成される。

【００５１】スイッチ１１５とスイッチ１１８はＤＩＰ
型のスイッチ（例として４ビット構成）である。スイッ
チ１１９はＯＮ／ＯＦＦスイッチでオンにすると、パル
ス発生部１１１から書込／チップセレクト信号１２７を
発生する。

【００５２】アドレス発生部１１２はスイッチ１１８の
内容をそのまま出力される。

【００５３】データ発生部１１３はスイッチ１１５の内
容をそのまま出力する。

【００５４】動作モードレジスタ部１１６の、１番地に
「０」がセットされると、ＬＳＩ５は通常モードの動作
で動作する。動作モードレジスタ部１６の１番地に
「２」がセットされると、ＬＳＩ５はテストモードの動
作で動作する。

【００５５】この時の動作モードレジスタ部１１６への
設定方法は、アドレス発生部１１２とデータ発生部１１
３の値を変えることにより、書込／チップセレクト信号
１２７とクロック１２５のタイミングにより動作モード
レジスタ部１１６に書き込む。

【００５６】システムリセット信号１２６が発生する
と、パルス発生部１１１は、動作モードレジスタ部１１
６にデ−タを書き込むために書込／チップセレクト信号
の発生を行う。

【００５７】次に、図５のブロック図の動作について、
図５および図６を参照して説明する。

【００５８】今、スイッチ１１８の値を「１」に、スイ
ッチ１１５の値を「２」にそれぞれ設定すると、アドレ
ス線１２３（アドレス発生部１１２の出力）には「１」
が発生し、データ線１２４（データ発生部１１３の出
力）には「２」が発生する。

【００５９】システムリセット信号１２６が発生するか
スイッチ１１９をオンにすると、リパルス発生部１１１
は書込／チップセレクト信号１２７を発生する。

【００６０】書込／チップセレクト信号１２７により、
データ線１２４にでている値「２」が動作モードレジス
タ部１６の１番地（アドレス線１２４にでている値
「１」による）に書き込まれる（図３のタイミング
ｂ）。

【００６１】この結果、ＬＳＩ５はテストモードの動作
に設定されたことになる。上記説明したように、プロセ
ッサ２からの制御に関係なくＬＳＩ５の動作モードの設
定ができるため、プログラムの誤動作またはシステムバ
スの不具合（評価または試験時にはプログラムまたはハ
ードウェアが正常に動作するとは限らない。）等の影響
を受けないため、切り分けに有効である。

【００６２】また、ＩＳＤＮ制御部１内で動作モードの
設定を行っているため、パターンの引き回し、およびプ
ログラム処理に必要な評価ツール（例えば、レシーバを
途中に入れたデータ線８に接続したパソコン）が必要な
い。

【００６３】なお、上記説明ではＩＳＤＮのＬＳＩを参
考にして説明したが、それ以外のＬＳＩで動作モードに
関したものは本特許に含まれることは言うまでもない。

【００６４】また、動作モードレジスタを仮に０番地、
１番地として取り扱ったが、３個以上ある場合も、アド
レス発生部１２とデータ発生部１３を何段にするかの違
いだけで本特許に含まれることは言うまでもない。

【００６５】すなわち、本発明は、装置スイッチの設定
による入力信号をハードウェアにより処理している。こ
のため、ソフトウェアまたはファームウェアを作り替え
る必要がない。

【００６６】

【発明の効果】第１の効果は、バス（アドレス・データ
・制御）を接続する必要がなくなると言うことである。
これにより、装置内の配線が簡単に出来るようになる。

【００６７】その理由は、ソフトウェアまたはファーム
ウェアを利用せず、簡単なハードウェアでＬＳＩ内のレ
ジスタの設定が出来るからである。

【００６８】第２の効果は、装置構成の自由度を増すこ
とができることである。

【００６９】その理由は、本装置をソフトウェアまたは
ファームウェアが存在する場所から離れて設置すること
ができるからである。特に、動作モードを再設定する場
合におけるソフトウェアまたはファームウェアの作り替
えの設備が不必要となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示すＩＳＤＮ制御
部のブロック図である。

【図２】図１をシステムに適用した場合のブロック図で
ある。

【図３】図１におけるテストモード設定時のタイムチャ
ートである。

【図４】図１における通常モード設定時のタイムチャー
トである。

【図５】本発明の第２の実施の形態を示すＩＳＤＮ制御
部のブロック図である。

【図６】図５におけるテストモード設定時のタイムチャ
ートである。

【符号の説明】

１ ＩＳＤＮ制御部 ２ プロセッサ ３ メモリ ５ ＬＳＩ ６ モード設定制御部 ７ システムバス ８，２２，２４，１２２ データ線 １１，１１１ パルス発生部 １２，１１２ アドレス発生部 １３，１１３ データ発生部 １４ リセットパルス発生部 １５，１１５，１１８，１１９ スイッチ １６，１１６ 動作モードレジスタ部 １７，１１７ ＬＳＩ制御処理部 ２１，２３，１２１ アドレス線 ２５ クロック ２６，２７，２８，２９ 信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−172945（ＪＰ，Ａ) 特開 平３−42732（ＪＰ，Ａ) 特開 平４−366780（ＪＰ，Ａ) 特開 平７−121058（ＪＰ，Ａ) 特開 平10−275140（ＪＰ，Ａ) 特開 昭59−103146（ＪＰ，Ａ) 特開 昭62−232234（ＪＰ，Ａ) 特許2650124（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 29/00

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 動作モードを決める動作モードレジスタ
   部と、前記動作モードレジスタ部に設定するための外部
   インタフェースとを有したＬＳＩに、前記外部インタフ
   ェースを介して動作モードを設定するレジスタ設定方法
   であって、前記外部インタフェースに接続されているア
   ドレス発生部と、前記外部インタフェースに接続されている データ発生部
   と、 前記データ発生部への値を設定するためのスイッチと を
   備え、 前記スイッチを切り替えるかシステムリセット信号が発
   生した場合に、前記デ−タ発生部の内容を前記動作モー
   ドレジスタ部に設定するためのタイミング信号を発生
   し、 前記タイミング信号により 前記アドレス発生部の内容に
   従って前記デ−タ発生部の内容を前記動作モードレジス
   タ部に設定することを特徴とするレジスタ設定方法。
2. 【請求項２】 動作モードを決める動作モードレジスタ
   部と、前記動作モードレジスタ部に設定するための外部
   インタフェースとを有したＬＳＩに、前記外部インタフ
   ェースを介して動作モードを設定するレジスタ設定方式
   において、前記外部インタフェースに接続されているア
   ドレス発生部と、 前記外部インタフェースに接続されているデータ発生部
   と、 前記データ発生部への値を設定するためのスイッチと を
   備え、 前記スイッチを切り替えるかシステムリセット信号が発
   生すると前記アドレス発生部の内容および前記デ−タ発
   生部の内容を前記動作モードレジスタ部に設定するため
   の前記外部インタフェースであるタイミング信号を発生
   するパルス発生手段と、 前記タイミング信号が発生すると前記アドレス発生部の
   内容に従って前記デ−タ発生部の内容を前記動作モード
   レジスタ部に設定する設定手段とを有することを特徴と
   するレジスタ設定方式。
3. 【請求項３】 前記スイッチを切り替えるか前記システ
   ムリセットが発生すると、前記アドレス発生部とデータ
   発生部とをリセットし、リセットした１サイクル後に前
   記パルス発生手段が発生する保持信号により前記スイッ
   チの内容を前記データレジスタ発生部に固定値を前記ア
   ドレスレジスタ発生部にそれぞれ格納することを特徴と
   する請求項２記載のレジスタ設定方式。
4. 【請求項４】 前記タイミング信号は１サイクル目に発
   生する第１の書込信号と、２サイクル目に発生する第２
   の書込信号とを有し、 前記第１の書込信号が発生すると、前記リセットされた
   前記アドレス発生部の内容に従って前記リセットされた
   前記デ−タ発生部の内容を前記動作モードレジスタ部に
   設定する第１の書込手段と、 前記第２の書込信号が発生すると、前記保持信号により
   セットされた前記アドレス発生部の内容に従って前記保
   持信号によりセットされた前記デ−タ発生部の内容を前
   記動作モードレジスタ部に設定する第２の書込手段とを
   有することを特徴とする請求項３記載のレジスタ設定方
   式。
5. 【請求項５】 前記スイッチは、前記アドレス発生部へ
   の入力源となる第１のスイッチと、 前記データ発生部への入力源となる第２のスイッチと、 前記タイミング信号の発生の元となる第３のスイッチと
   を含むことを特徴とする請求項２記載のレジスタ設定方
   式。