JP2001290564A - モード設定回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路変更を伴うこと無く、ＬＳＩの動作モー
ドを切り替えることのできるモード設定回路を得る。 【解決手段】 ＬＳＩ１からのモード設定情報１３の受
信タイミングを指示する指示信号９、１１に基づきタイ
ミング信号１２を発生するタイミング信号発生手段５
と、タイミング信号１２に基づきＬＳＩ１からのモード
設定情報１３を受信し、モード設定情報１３に基づきモ
ード設定信号１５を発生すると共に保持するモード設定
信号発生手段６と、タイミング信号発生手段５及びモー
ド設定信号発生手段６に常時電源を供給するバックアッ
プ電源供給手段８を備えるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子回路の分野に
属し、特にＬＳＩ（Large Scale Integrated circuitの
略、大規模集積回路）の動作モード（以下モードと言
う）を設定する回路に関するものである。

【０００２】

【従来の技術】電子機器に使用されているＬＳＩにおい
ては、起動時にモードの設定を必要とする場合が多い。
例えば、データバス幅を８ビットにするか１６ビットに
するかを設定する８／１６ビットアクセス設定、クロッ
クに発振器を用いるかクロックジェネレータを用いるか
を設定するクロックソース設定、ライトバッファを有効
にするか無効にするかを設定するライトバッファ設定等
がこれに該当する。図５は、このようなＬＳＩのモード
の設定に用いられている回路の従来例を示すブロック図
である。ＬＳＩとしてのＣＰＵ（Central Processing U
nitの略、中央演算処理装置）１００は、起動時の端子
電圧によりモードを設定するためのモード端子Ｍ１及び
モード端子Ｍ２を備えている。モード端子Ｍ１はプルア
ップ抵抗１０１を介して回路電源Ｖｃｃに接続され（以
下プルアップすると言う）、またモード端子Ｍ２はプル
ダウン抵抗１０２を介してアース（ＧＮＤ）に接地され
ている（以下プルダウンすると言う）。これにより、Ｃ
ＰＵ１００のモード端子Ｍ１の電圧レベルは”Ｈ”（Ｈ
ＩＧＨ）レベルに、またモード端子Ｍ２の電圧レベル
は”Ｌ”（ＬＯＷ）レベルに固定されている。ＣＰＵ１
００は、起動後のリセット解除時に、各モード端子Ｍ
１、Ｍ２の電圧レベルを監視することにより、モードを
設定している。

【０００３】

【発明が解決しようとする課題】このようなＬＳＩを用
いた電子機器においては、一定期間運用後に、機能向上
のためにＬＳＩを制御するソフトウェアを更新（バージ
ョンアップ）する場合があり、そのような場合にＬＳＩ
のモードを変更する必要が生じる場合が多い。例えば、
ソフトウェアの規模拡大によりデータバス幅を８ビット
から１６ビットに変更する必要が生じ、前記の８／１６
ビットアクセス設定によりモードを変更する場合等があ
る。しかし、上記のような従来のモード設定回路におい
ては、ハードウェアによりプルアップ或いはプルダウン
することによりＬＳＩのモード端子の電圧レベルを固定
し、モードを設定しているため、回路を変更しない限
り、モードを変更することができないという問題があっ
た。

【０００４】本発明は上記のような問題点を解消するた
めになされたもので、回路変更を伴うこと無く、ＬＳＩ
のモードを切り替えることのできるモード設定回路を得
ることを目的とする。

【０００５】

【課題を解決するための手段】本発明に係るモード設定
回路においては、ＬＳＩからのモード設定情報の受信タ
イミングを指示する指示信号に基づきタイミング信号を
発生するタイミング信号発生手段と、タイミング信号に
基づきＬＳＩからのモード設定情報を受信し、モード設
定情報に基づきモード設定信号を発生すると共に保持す
るモード設定信号発生手段と、タイミング信号発生手段
及びモード設定信号発生手段に常時電源を供給するバッ
クアップ電源供給手段を備えるようにしたものである。

【０００６】本発明に係るモード設定回路においては、
モード設定信号発生手段を複数備えると共に、モード設
定信号発生手段はＬＳＩからのモード設定情報をそれぞ
れ受信するようにしたものである。

【０００７】本発明に係るモード設定回路においては、
モード設定情報発生手段から発生した複数のモード設定
情報を受信し、モード設定対象としての第１のＬＳＩに
対して、複数のモード設定情報に基づき複数のモード設
定信号を発生するパラレルポートを有した第２のＬＳＩ
から成るモード設定信号発生手段と、少なくとも第１の
ＬＳＩの起動前に第２のＬＳＩが起動するように電源を
供給する電源供給手段を備えるようにしたものである。

【０００８】

【発明の実施の形態】実施の形態１．図１は、本発明に
おける実施の形態１を示すブロック図である。ＬＳＩと
してのＣＰＵ１には、モード設定を指示する第１の指示
信号としてのモードアドレス信号９を発生する複数の端
子からなるアドレスバス、モード設定情報の詳細な受信
タイミングを指示する第２の指示信号としてのライトイ
ネーブル（ＷＥ＊）信号１１を発生するライトイネーブ
ル端子、モード設定情報を与えるモードデータ信号１３
を発生する複数の端子からなるデータバス、モードを設
定するモード端子設定信号１５を入力するモード端子を
備え、これらにモード設定装置２が接続されている。モ
ード設定装置２は、ＣＰＵ１からのモードアドレス信号
９を解読するアドレスデコーダ３と、モード設定部４か
ら構成される。モード設定部４は、タイミング信号発生
手段としてのゲート５と、モード設定信号発生手段とし
てのフリップフロップ６と、バッファ７と、バックアッ
プ電源供給手段としてのバックアップ電源８から構成さ
れる。ゲート５及びフリップフロップ６は、無通電時に
おいてもモード状態が保持されるようバックアップ電源
８に接続されている。

【０００９】また、図２は実施の形態１における各信号
のタイムチャートを示している。図２において、９、１
１、１３はいずれもＣＰＵ１から時間的に同期して出力
される信号である。９はＣＰＵ１のアドレスバスから出
力され、モード設定を指示するアドレスを与えるモード
アドレス信号である。例えばアドレスＦ３がモード設定
を意味するように予め定められている。また、１１はＣ
ＰＵ１のライトイネーブル端子から出力され、モード設
定情報の詳細な受信タイミングを指示するライトイネー
ブル信号である。また、１３はＣＰＵ１のデータバスの
内の１端子から出力され、モード設定情報を与えるモー
ドデータ信号（ビットＤ０）を示している。例えば、前
記の８／１６ビットアクセスのモード設定の場合であれ
ば、データバス幅を８ビットにする場合はＤ０＝０（”
Ｌ”レベル）を出力し、１６ビットにする場合はＤ０＝
１（”Ｈ”レベル）を出力するというように予め定めら
れている。

【００１０】また、１０、１２、１４は上記のＣＰＵ１
からの各信号に基づいてモード設定装置２で生成される
信号である。１０はアドレスデコーダ３が上記モードア
ドレス信号９を解読して出力する、モードデータ信号１
３の受信タイミングを指示するモードチップセレクト信
号である。また、１２はゲート５が上記モードチップセ
レクト信号１０と上記ライトイネーブル信号１１を合成
して出力し、上記モードデータ信号１３を受信する詳細
なタイミングを与えるタイミング信号としてのモードク
ロック信号である。また、１４はフリップフロップ６が
上記モードクロック信号１２をトリガとして上記モード
データ信号１３を保持して出力するモード設定信号とし
てのモード状態信号を示している。

【００１１】次に動作について説明する。ここでは、フ
リップフロップ６として、入力端子（Ｄ）に入力された
データを、クロック端子（ＣＬＫ）へ入力されたクロッ
ク信号の立ち下がりエッジをトリガにして保持し、出力
端子（Ｑ）から出力する一般にＤ型と呼ばれるタイプの
ものを使用して、最終的にＣＰＵ１のモード端子の電圧
を”Ｈ”レベルに設定する場合の処理の流れについて説
明する。

【００１２】ＣＰＵ１のモードを変更する場合、まずＣ
ＰＵ１のアドレスバスからモード設定用に予め定められ
ているモードアドレスがモードアドレス信号９として出
力される。例えばモード設定に割り振られているアドレ
スがＦ３であるとする。アドレスバスに接続されたアド
レスデコーダ３は入力されたモードアドレス信号９を解
読する。すなわち、アドレスがＦ３でありモード設定を
指示していることを解読する。これにより、アドレスデ
コーダ３はモードデータ信号１３の受信タイミングを指
示するモードチップセレクト信号１０をゲート５へ出力
する。

【００１３】ここで、ＣＰＵ１のアドレスバスは、ＲＯ
Ｍ（Read Only Memory、読み出し専用記憶素子）やＲＡ
Ｍ（Random Access Memory、読み書き可能記憶素子）等
の他の周辺素子とも並列に接続されており、このためモ
ードアドレス以外の他のアドレスデータも常時出力され
ている。アドレスデコーダ３は、他のアドレスデータが
入力されても何も出力せず、モードアドレスＦ３を受信
したときのみ、モードチップセレクト信号１０を出力す
ることになる。

【００１４】次にゲート５は、このモードチップセレク
ト信号１０とＣＰＵ１のライトイネーブル端子からのラ
イトイネーブル信号１１を合成し、モードデータ信号１
３の詳細な受信タイミングを与えるモードクロック信号
１２を発生し、フリップフロップ６のクロック端子（Ｃ
ＬＫ）へ出力する。

【００１５】ここで、ＣＰＵ１のライトイネーブル端子
は、やはりＲＯＭやＲＡＭ等の他の周辺素子とも並列に
接続されており、このためモード設定以外の他のライト
イネーブル信号１１も常時出力されている。一方モード
チップセレクト信号１０は、上記のようにアドレスデコ
ーダ３がモードアドレスＦ３を受信したときのみ出力さ
れる。したがって、ゲート５で両者を合成して発生する
モードクロック信号１２は、モード設定時だけに発生す
ることになる。

【００１６】次にフリップフロップ６は、入力端子
（Ｄ）に入力されたＣＰＵ１のデータバスの１端子から
のモード設定情報を与えるモードデータ信号１３を、ク
ロック端子（ＣＬＫ）へ入力された上記モードクロック
信号１２の立ち下がりエッジをトリガとして保持し、モ
ード設定信号としてのモード状態信号１４を出力端子
（Ｑ）から出力する。

【００１７】ここで、ＣＰＵ１のデータバスは、やはり
ＲＯＭやＲＡＭ等の他の周辺素子とも並列に接続されて
おり、このためモードデータ信号１３以外の他のデータ
信号も常時出力されている。一方、モードクロック信号
１２は、上記のようにモード設定時だけに発生する。し
たがって、モードクロック信号１２に同期したモードデ
ータ信号１３だけがフリップフロップ６で保持される。
言い換えれば、ＣＰＵ１のアドレスバスからモード設定
を指示するアドレス（Ｆ３）が出力されたときに同期し
て、データバスから出力されたデータ（Ｄ０）のみが、
フリップフリップ６で保持されると言うことになる。

【００１８】この状態において、ＣＰＵ１をリセット或
いは再起動すると、フリップフロップ６はバックアップ
電源８により設定するモード状態を保持しているので、
出力端子（Ｑ）から出力されたモード状態信号１４はバ
ッファ７を経由し、モード端子設定信号１５としてＣＰ
Ｕ１のモード端子に入力される。これにより、ＣＰＵ１
は、上記モード端子設定信号１５により設定されたモー
ド端子の電圧として”Ｈ”レベルを検知し、これに該当
するモードにより動作を開始する。

【００１９】このように、本発明においては、ＣＰＵ１
のリセット或いは再起動によりモード設定の処理が完了
するため、ＣＰＵ１のリセット或いは再起動時における
誤動作により、誤ったモードが設定されることは絶対に
避けなければならない。実施の形態１において、ゲート
５もバックアップ電源８により常時電源供給されている
のは、このような観点からであり、リセット或いは再起
動にともないゲート５の出力電圧が変動し、意図しない
不要なモードクロック信号１２が発生し、やはりリセッ
ト或いは再起動にともない出力電圧の変動が生じるＣＰ
Ｕ１のデータバスからの意図しない不要なモードデータ
信号１３をフリップフロップ６が新たに保持してしま
い、設定するモードとは異なるモード状態信号１４を出
力してしまうことを防止するためである。

【００２０】また、バッファ７は、通電時にのみＣＰＵ
１のモード端子にモード設定信号の電圧がかかるように
しており、無通電時においてもＣＰＵ１のモード端子に
常時電圧がかかることによってＣＰＵ１が素子として劣
化することを防止している。

【００２１】以上のように、実施の形態１によれば、Ｃ
ＰＵ１のモードを変更する必要が生じた場合に、ＣＰＵ
１よりモード変更を指示する、モードアドレス信号９、
ライトイネーブル信号１１、モードデータ信号１３の各
信号を同期させて、上記モード設定装置２へ出力した
後、リセット或いは再起動するだけで、モードを変更す
ることができる。すなわち、回路を変更することなく、
ＣＰＵ１のモードを誤り無く確実に変更することができ
る。また一度モードを設定すれば、電源断後の無通電時
にも設定したモード状態が確実に保持されるので、以後
の動作を同一モードに安定して維持することができる

【００２２】実施の形態２．実施の形態１では、１つの
モードを設定する場合の例を示したが、ここでは、実施
の形態２として、複数のモードを設定をする場合の例を
示す。

【００２３】図３は、実施の形態２を示すブロック図で
ある。ＬＳＩとしてのＣＰＵ１には、アドレスバス、ラ
イトイネーブル端子、データバスに加え、複数のモード
端子（ｍ１、ｍ２、ｍ３、…）を備え、これらにモード
設定装置２が接続されている。モード設定装置２は、ア
ドレスデコーダ３と、複数のモード設定部４により構成
される。複数のモード設定部４の内部構成は、前記の実
施の形態１の図１における構成と同様であり、タイミン
グ信号発生手段としてのゲート５と、モード設定信号発
生手段としてのフリップフロップ６と、バッファ７と、
バックアップ電源供給手段としてのバックアップ電源８
から構成される。ゲート５及びフリップフロップ６は、
無通電時においてもモード状態が保持されるようバック
アップ電源８に接続されている。さらに、各信号のタイ
ムチャートは、前記の実施の形態１の図２と同様であ
る。

【００２４】次に動作について説明する。ＣＰＵ１の複
数のモードを変更する場合、まずＣＰＵ１のアドレスバ
スからモード設定用に予め定められているモードアドレ
スがモードアドレス信号９として出力される。アドレス
バスに接続されたアドレスデコーダ３は入力されたモー
ドアドレス信号９を解読し、モードチップセレクト信号
１０として複数のモード設定部４の各ゲート５へ出力す
る。次に各ゲート５は、このモードチップセレクト信号
１０とＣＰＵ１のライトイネーブル端子から各モード設
定部４へ出力されるライトイネーブル信号１１を合成
し、モードクロック信号１２として各フリップフロップ
６の各クロック端子（ＣＬＫ）へ出力する。

【００２５】次に、ＣＰＵ１のデータバスの各端子から
は、各モード設定情報を示す各モードデータ信号１３が
出力される。この各モードデータ信号１３は、その値と
して図３では各々ビットＤ０、Ｄ１、Ｄ２、… で示さ
れており、各々”Ｈ”レベル或いは”Ｌ”レベルのいず
れかが出力される。

【００２６】次に、複数のモード設定部４の各フリップ
フロップ６は、各入力端子（Ｄ）に入力された上記各モ
ードデータ信号を、各クロック端子（ＣＬＫ）に入力さ
れた上記モードクロック信号１２の立ち下がりエッジを
トリガとして保持し、各モード状態信号１４として各出
力端子（Ｑ）から出力する。

【００２７】この状態において、回路をリセット或いは
再起動すると、各フリップフロップ６はバックアップ電
源８により各モード状態を保持しているので、各出力端
子（Ｑ）から出力された各モード状態信号１４は各バッ
ファ７を経由し、各モード端子設定信号１５としてＣＰ
Ｕ１の各モード端子（ｍ１、ｍ２、ｍ３、…）に入力さ
れる。これにより、ＣＰＵ１は、上記各モード端子設定
信号１５により設定された各モード端子（ｍ１、ｍ２、
ｍ３、…）の電圧として”Ｈ”レベル或いは”Ｌ”レベ
ルを検知し、これに該当するモードにより動作を開始す
る。

【００２８】以上のように、実施の形態２によれば、回
路を変更することなく、ＣＰＵ１の複数の動作モードを
同時に誤り無く変更することができるという効果があ
る。また一度複数のモードを設定すれば、電源断後の無
通電時にも設定した複数のモード状態が確実に保持され
るので、以後の動作を同一モードに安定して維持するこ
とができる。

【００２９】実施の形態３．実施の形態１及び２では、
フリップフロップを用いたモード設定回路について述べ
たが、ここでは実施の形態３として、第２のＬＳＩのパ
ラレルポートを用いたモード設定回路の例を述べる。

【００３０】図４は、実施の形態３を示すブロック図で
ある。このモード設定回路は、モード設定情報発生手段
２３から発生した複数のモード設定情報に基づいて、第
１のＬＳＩであるＣＰＵ１の複数のモードを設定する、
モード設定信号発生手段としての第２のＬＳＩであるサ
ブＣＰＵ２１と、サブＣＰＵ２１及びＣＰＵ１に順番に
電源を供給する電源供給手段２４より構成される。サブ
ＣＰＵ２１が備えるパラレルポート２２の複数の端子
は、ＣＰＵ１の各モード端子へ接続されている。また、
電源供給手段２４は、サブＣＰＵ２１が先に立ち上が
り、後にＣＰＵ１が立ち上がるように電源を供給する。

【００３１】ＣＰＵ１の複数のモードを変更する場合、
まずモード設定情報発生手段２３から複数のモード設定
情報が発生する。例えば、モード設定情報発生手段２３
としてシステムに接続されたタッチパネルモニターを使
用した場合、モニターのモード設定メニュー画面から、
設定したい複数のモード項目が画面をタッチすることに
より選択され、これにより複数のモード設定情報が発生
する。サブＣＰＵ２１はこのようにしてモード設定情報
発生手段２３から発生した複数のモード設定情報をモー
ドデータ信号１３として受信し、これに従ってパラレル
ポート２２の各端子電圧の設定を変更する。この状態
で、回路をリセット或いは再起動することにより、先に
サブＣＰＵ２１が立ち上がり、パラレルポート２２の各
端子よりモード端子設定信号１５が出力される。その後
に、ＣＰＵ１が立ち上がり、ＣＰＵ２１のパラレルポー
ト２２の各端子に接続されている各モード端子の電
圧（”Ｈ”レベル或いは”Ｌ”レベル）を検知し、これ
に該当するモードにより動作を開始する。

【００３２】以上のように、実施の形態３によれば、回
路を変更することなく、サブＣＰＵ２１のソフトウェア
によりパラレルポート２２の設定を変更するだけで、Ｃ
ＰＵ１の複数の動作モードを同時に変更することがで
き、モード設定の制御が簡単になるという効果がある。
また、モード設定信号発生手段を複数備える必要がな
く、モード設定回路の構成部品が減り、回路構成が簡単
になる。

【００３３】

【発明の効果】このように本発明は、以上説明したよう
に構成されているので、以下に示すような効果がある。

【００３４】本発明に係るモード設定回路によれば、Ｌ
ＳＩからのモード設定情報の受信タイミングを指示する
指示信号に基づきタイミング信号を発生するタイミング
信号発生手段と、タイミング信号に基づきＬＳＩからの
モード設定情報を受信し、モード設定情報に基づきモー
ド設定信号を発生すると共に保持するモード設定信号発
生手段と、タイミング信号発生手段及びモード設定信号
発生手段に常時電源を供給するバックアップ電源供給手
段を備えるようにしたので、回路を変更することなく、
ＬＳＩのモードを誤り無く確実に変更することができる
という効果がある。また一度モードを設定すれば、電源
断後の無通電時にも設定したモード状態が確実に保持さ
れるので、以後の動作を同一モードに安定して維持する
ことができるという効果がある。

【００３５】本発明に係るモード設定回路によれば、モ
ード設定信号発生手段を複数備えると共に、モード設定
信号発生手段はＬＳＩからのモード設定情報をそれぞれ
受信するようにしたので、回路を変更することなく、Ｌ
ＳＩの複数の動作モードを同時に誤り無く変更すること
ができるという効果がある。また一度複数のモードを設
定すれば、電源断後の無通電時にも設定した複数のモー
ド状態が確実に保持されるので、以後の動作を同一モー
ドに安定して維持することができるという効果がある。

【００３６】本発明に係るモード設定回路によれば、モ
ード設定情報発生手段から発生した複数のモード設定情
報を受信し、モード設定対象としての第１のＬＳＩに対
して、複数のモード設定情報に基づき複数のモード設定
信号を発生するパラレルポートを有した第２のＬＳＩか
ら成るモード設定信号発生手段と、少なくとも第１のＬ
ＳＩの起動前に第２のＬＳＩが起動するように電源を供
給する電源供給手段を備えるようにしたので、回路を変
更することなく、第２のＬＳＩのソフトウェアによりパ
ラレルポートの設定を変更するだけで、第１のＬＳＩの
複数の動作モードを同時に変更することができ、モード
設定の制御が簡単になるという効果がある。また、モー
ド設定信号発生手段を複数備える必要がなく、モード設
定回路の構成部品が減り、回路構成が簡単になるという
効果がある。

【図面の簡単な説明】

【図１】 本発明の実施の形態１を示すブロック図であ
る。

【図２】 本発明の実施の形態１の示す各信号のタイム
チャートである。

【図３】 本発明の実施の形態２を示すブロック図であ
る。

【図４】 本発明の実施の形態３を示すブロック図であ
る。

【図５】 従来例を示すブロック図である。

【符号の説明】

１ ＣＰＵ、２ モード設定回路、３ アドレスデコー
ダ、４ モード設定部、５ ゲート、６ フリップフロ
ップ、７ バッファ、８ バックアップ電源、９モード
アドレス信号、１０ モードチップセレクト信号、１１
ライトイネーブル（ＷＥ＊）信号、１２ モードクロ
ック信号、１３ モードデータ信号、１４ モード状態
信号、１５ モード端子設定信号、２１ サブＣＰＵ、
２２ パラレルポート、２３ モード設定情報発生手
段、２４ 電源供給手段、１００ＣＰＵ、１０１ プル
アップ抵抗、１０２ プルダウン抵抗

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＬＳＩからのモード設定情報の受信タイ
   ミングを指示する指示信号に基づきタイミング信号を発
   生するタイミング信号発生手段と、該タイミング信号に
   基づき前記ＬＳＩからのモード設定情報を受信し、該モ
   ード設定情報に基づきモード設定信号を発生すると共に
   保持するモード設定信号発生手段と、前記タイミング信
   号発生手段及び前記モード設定信号発生手段に常時電源
   を供給するバックアップ電源供給手段を備えたことを特
   徴とするモード設定回路。
2. 【請求項２】 モード設定信号発生手段を複数備えると
   共に、該モード設定信号発生手段はＬＳＩからのモード
   設定情報をそれぞれ受信することを特徴とする請求項１
   記載のモード設定回路。
3. 【請求項３】 モード設定情報発生手段から発生した複
   数のモード設定情報を受信し、モード設定対象としての
   第１のＬＳＩに対して、前記複数のモード設定情報に基
   づき複数のモード設定信号を発生するパラレルポートを
   有した第２のＬＳＩから成るモード設定信号発生手段
   と、少なくとも前記第１のＬＳＩの起動前に前記第２の
   ＬＳＩが起動するように電源を供給する電源供給手段を
   備えたことを特徴とするモード設定回路。