JPS6273340A - 中央処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は計算機における各種命令の解釈と実行を行う中
央処理装置に関するものである。

［発明の技術的背景とその問題点］ 計算機においであるプログラムの実行を一時停止し他の
プログラムに移行する場合や実行中のプログラムのデバ
ッキングを行う場合には、実行プログラムに割込みをか
けて一時そのプログラムを中断させることが行われる。

このような動作を行う割込み発生回路の従来例を第２図
を参照して説明する。

この回路は、ＣＰＵ１の外部にこのＣＰＵ１で実行され
るプログラムの任意のアドレスのうちの一時停止させた
いアドレスに対応するストップアドレス信号を発生する
ストップアドレス回路２と、前記ストップアドレス信号
を取り込みこれれを一時記憶するそれぞれｎビット構成
の第１〜第Ｎのストップアドレスレジスタ３ａ〜３Ｎと
、これら第１〜第Ｎのストップアドレスレジスタ３ａ〜
３Ｎから送出されるストップアドレス信号及びＣＰＵ１
から送出される実行プログラムのアドレス信号（ｎビッ
ト）とを比較し両者が一致した場合にアドレス一致信号
を送出するそれぞれｎビット構成の第１〜第Ｎの比較回
路４ａ〜４Ｎと、前記アドレス一致信号を基にＣＰＵＩ
に対し割込み信号を送出しＣＰＵ１におけるプログラム
の実行を一時停止させる割込み信号発生回路５とを有し
て構成されている。

この割込み発生回路によれば、第１〜第Ｎの比較回路４
ａ〜４Ｎのいずれかが実行プログラムのアドレスとスト
ップアドレスとの一致を判別した場合に実行プログラム
が一時停止されることになるが、多数のストップアドレ
スレジスタ及び比較回路が必要となり回路構成の複雑化
と高価格化とを招くという問題がある。

し発明の目的コ 本発明は上記事情に鑑みてなされたものであり、簡略か
つ低価格な回路構成で実行プログラムの一時停止が可能
な中央処理装置を提供することを目的とするものである
。

【発明の概要コ 上記目的を達成するための本発明の概要は、実行される
べきプログラムのアドレスのうち、任意のアドレスを指
定し、この指定されたアドレスと実行中の当該プログラ
ムのアドレスとが一致したとき実行プログラムに割り込
みをかけそのプログラムの進行を一時停止させる機能を
有することを特徴とするものである。

［発明の実施例］ 以下に本発明の実施例を第１図を参照して詳細に説明す
る。

同図に示す中央処理装置１Ａは、コントロールバスに接
続されこの装置内各部の動作をコントロールするコント
ローラ１１と、コントローラ１１により制御され図示し
ないメモリに格納されたプログラムの命令を取り込む命
令レジスタ１２と、コントローラ１１により制御され命
令レジスタ１２がら出力される命令を記憶するとともに
これをコントローラ１１に送出する命令レコーダ及びマ
シンサイクルエンコーダ１３と、データバスに接続され
前記コントローラ１１により制御されるデータレジスタ
バッファ１４と、アドレスバスに接続され前記コントロ
ーラ１１により制御されるアドレスレジスタバッファ１
５と、コントローラ１１により制御されこの装置内部に
設けられたデータバスＤＢを経由して前記データレジス
タバッファ１４から処理すべきデータを取り込みこのデ
ータに対してプログラムの命令に基ずく演算処理等を実
行して処理結果を前記データバスＤＢに送るレジスタ部
及び演算部１６と、コントローラ１１により制御され前
記アドレスレジスタバッファ１４を介して一時停止を行
うべきプログラムのアドレスを取り込みこれを記憶する
ｎビット構成のアドレスレジスタ１７と、前記レジスタ
部及び演算部１６において実行されるプログラムのアド
レスとアドレスレジスタ１７に記憶されたアドレスとを
比較し両者が一致したときアドレス一致信号を送出する
ｎビット構成の比較回路１８と、前記アドレス一致信号
を基に前記コントローラ１１に割込み信号を送出する割
込み信号発生回路１９を有して構成されている。

この装置の外部には、前記コントローラ１１に停止命令
を送るＣＰＵ停止回路２０と、前記アドレスバス及びア
ドレスレジスタバッファ１５を経由してアドレスレジス
タ１７に実行すべきプログラムのうちの一時停止を行な
うアドレスを送るストップアドレス発生回路２が設けら
れている。

次に上記構成の装置作用を、この装置において実行され
るプログラムの任意のアドレスで一時停止を行ない当該
プログラムのデバッキングを行なう場合を例にとって説
明する。

まず、オペレータはＣＰＵ停止回路２０からコントロー
ラ１１に停止命令を送り、この装置の動作を一時的に停
止する。そして、アドレス発生回路２から実行プログラ
ムのアドレスのうち割込みを行なうべきアドレスをアド
レスレジスタ１７に送りこれを格納する。これにより、
この装置の一時停止状態が解除され、一時停止したアド
レスの次のアドレスからプログラムを逐次実行していく
。

このとぎ、実行中のプログラムのアドレスと前記アドレ
スレジスタ１７に格納されているアドレスとが比較回路
１８において比較され、両アドレスが一致したとき比較
回路１８から割込み信号発生回路１９にアドレス一致信
号が送られる。これにより、割込み信号発生回路１９か
ら割込み信号がコントローラ１１に送られ、コントロー
ラ１１はこの割込み信号を基に実行中のプログラムを一
時停止する。このような動作を随時行うことにより、こ
の装置の外部における一時停止のための回路を少なくし
た構成で実行プログラムのデバッキングを行なうことが
できる。

本発明は上述した実施例に限定されるものでなく、その
要旨の範囲内で種々の変形が可能である。

例えば、上述した実施例では一個のアドレスレジスタを
用いた場合について説明したが、任意個数のアドレスレ
ジスタを用いても同様に実施できる。

また、上述した実施例ではハード的にプログラムの一時
停止を行なう場合について説明したが、この装置内部に
備えたアドレスレジスタから比較回路に送られる一時停
止のためのアドレスの指定をプログラムにより行なうよ
うにすることも可能である。

ざらに、上述した実施例ではプログラムのデバッキング
を行なう場合について説明したが、この他プログラムの
外部割込みを行う種々の場合についても適用できる。

［発明の効果］ 以上詳述した本発明によれば、この装置内部に簡略な構
成からなるプログラムの一時停止機能を具備したことに
より、プログラムの割込み処理を行うことができる低価
格な中央処理装置を提供することができる。

【図面の簡単な説明】

第４図は本発明の実施例を示すブロック図、第２図は従
来の割込み発生回路を示すブロック図でおる。 １Ａ・・・中央処理装置、 ２・・・ストップアドレス発生回路、 １１・・・コントローラ、 １２・・・命令レジスタ、 １３・・・命令レコーダ及びマシンサイクルエンコーダ
、 １４・・・データレジスタバッファ、 １５・・・アドレスレジスタバッファ、１６・・・レジ
スタ部及び演算部、 １７・・・アドレスレジスタ、 １８・・・比較回路、 １９・・・割込み信号発生回路、 ２０・・・ＣＰＵ停止回路。 代理人　弁理士　則　　近　　憲　　缶周　　　　　大
　　　胡　　　典　　　夫第２図

Claims (1)

【特許請求の範囲】
1. 実行されるべきプログラムのアドレスのうち、任意のア
   ドレスを指定し、この指定されたアドレスと実行中の当
   該プログラムのアドレスとが一致したとき実行プログラ
   ムに割り込みをかけそのプログラムの進行を一時停止さ
   せる機能を有することを特徴とする中央処理装置。